JPS6261139A - Ｒａｍのバツクアツプ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 こｑ）発明は制御電源ＯＦＦ時１こＲＡＭをバックアッ
プする装置ＩＣ関する。

〔従来技術とその問題点〕

以下各図の税、明−こおいで同一〇）符号は同一または
相当部分を示す。

この種の装置の従来の原理回路を第３図１ｃ、その各部
ｑ】動作波形を第４図、第５図１ｃ示す。

第３図１＜ｍおいで、ｌはメモリ装置、２は制御電源検
出部で制御電源Ｅｉσ１電圧を検出［−トランジスタ３
及びフリップフロップ８に制御信号を与える。３はＲＡ
Ｍ６及びコンデンサ５σ）電源を開閉するトランジスタ
、４はコンデンサ５σ）充雷電汗を制限する抵抗、５は
制御電源ＥｉｎＯＦＦ時ＲＡＭ６をバンクアップするコ
ンデンサ、７はコンデンサ５σ）充電電圧を判定しチャ
ージ電圧判定信号Ｆを出力するチャージ電圧判定部であ
る。８はフリップ７０ツブ（ＦＦと略記する）で、制御
電源検出部２から出力さｎ、る電源立上り検出パルスＰ
をラッチ信号としＣ、チャージ電圧判定信号Ｆを記憶す
る。９（オＦＦ８ｑ）記憶内容をリセットするためのリ
セットスイッチである。また第４図、第３図＋こおいＣ
１（１）は制＃亀源Ｅｉ、（２）はトランジスタ３、（
３）はコンデンサ５σ）チャージ電圧Ｅｃ、（・ＤＬｆ
　ＲＡ　Ｍ　６　ｒｔ）印加電ａＥ　Ｅｍ　、　（５１
はチャージ電圧判定部７がコンデンサトヤージ電圧Ｅｃ
を判定しＣ出力するチャージ電圧判定信号Ｆ、（６）は
制御電源検出部２が制御電源Ｅｉのｆｉ圧σ）立上りを
検出し、Ｃ出力する電源立上り検出パルスＰ、（７）は
ＦＦ８が、千ヤージ電王判定信号Ｆと、電源立上り検出
パルスＰを入力［、ｃ、ｔｂ力する異常信号Ｓ、ｒｎ各
動作波形を示す。

次に第３図ｒＢ基本動作を、まず第４図を参照しつつ税
、明する。なお第４図−ごおいで実線力波形は正常時、
点線σ］波形は異常時を示す。メモリ装置１１ζ対し、
（、制御電源ＥｉをＯＮすると（第４図（１）１時点ｔ
１）、そσ）電源電圧Ｅｌが立ち上がり、制御電源検出
部２が正常動作電圧レベルｅｌを検出すると（第４図（
１）９時点ｔ２）、トランジスタ３を０ＮＬ（第４図（
２）　、時点１２）、Ｒ，ＡＭ６をこ対し　’Ｃ制御電
源Ｅ＋σ）電圧をＲＡＭ印加電圧ＥｍとしＣ与える（第
４図（４）１時点ｔ２）。またトランジス７７３がＯＮ
すると抵抗４を通し、コンデンサ５Ｉこ充ＹＩｔを開始
する（、＠４図（３）０時点ｔ２〜）。

ＲＡＭ印加電圧ＥｍとしＣは、正常動作時は、　トラン
ジスタ３σ）ＯＮにより制御電源１３ｉの電圧が供給ざ
ｎ、停電時（制御電源Ｅｉσ）消失時）は。

コンデンサ５のチャージ電圧ＥＣが供給さｎ−ｃＲＡＭ
６σ）記憶内容が保持ざｎる。従つＣ停庖中ｒハチャー
ジ電圧Ｅｃｒ））値が、ＲＡ　Ｍ　６　（ハ記憶内容を
保持できる限界値（バックアップ限界電圧レベルという
）ｅｃ以下Ｉこなるとメモリ内容が破壊されるため警報
を出す必要がある。第３図では制＠電源ＥｉσＨＯＮ＋
こよりトランジスタ３をＯＮする時点ｔ２に、チャージ
電圧判定部７により、チャージ電圧Ｅｃσ）判定をする
。チャージ電圧判定部７は、常ＩＣチャージ電圧Ｅｃを
監視し、バックアップ限界電圧レベルｅｃ以下になると
その出力とし、でσ）チャージ電圧判定信号Ｆをｌ′チ
こする（第４図（３）　、　（５）点線波形０時点ｔ２
）。このとき制御電源検出部２がトランジスタ３σ）Ｏ
Ｎと同じタイミングで、１！源立上がり検出パルスＰを
出力しＣいるσ）で（第４図（６）１時点ｔ２）、こσ
）パルスＰで、”１°のチヤ一ジ電圧判定信号ＦをＦＦ
８）こ記憶し、異常信号Ｓとする（第４図（７）１点線
波形。

時点１２）。チャージ電圧Ｅｃが実線波形σ）場合は、
バックアップ限界電圧レベルｅｃより高い電圧でＲＡ　
Ｍ　６　ｑ）記憶内容が保障ざｎ　／？ＶＯ）で、制御
電源検出部２からｒ／ｌηを源立上がり検出パルスＰ＋
こより、ＦＦ８Ｉこは、判定結果“Ｏ“が記憶ざｎる（
第４図（７）実線波形０時点ｔ２）。Ｆ　Ｆ　８＋こ記
憶ざｒたｌ“θ）異常信号Ｓは、リセットスイッチ９　
ｑ）　ＯＮ　ｌこより、リセットざｎる（第４図（力点
線波形１時点ｔ３）。

ところがこｒノ〕ような）？、　Ａ　Ｍのバックアップ
装置は、第５図に示すような動作時シこ、欠点を生ずる
。

すなわち、制ａ電源Ｅ１　がＯＦＦ　（、、チャージ電
圧Ｅｃ＋こより、ｌＬＡＭ６がバックアップさｎＣいる
状態が続き、チャージ電圧ＥＣがバックアップ限界電圧
レベルｅｃより低くなつＣから、第５図時点ｔｌｌｌこ
、制＃電源Ｂｉが投入されると、チャージ電圧Ｅ　Ｃ７
：１３１４界電圧レベルｅｃ　以′Ｆ′ｒハ１こめ、チ
ャージ電圧判定’ｔ？Ｉｒ　７　＋こより、バックアッ
プ異常と判定さｆ′１（チャージ電圧判定信号Ｆ＝“ｌ
′）。

電源立上り検出パルスＰ　＋ｃよりＦＦ８＋こ異常情報
Ｉｌｌが記イ５通ざγＬ、“ｌ′の異常信号Ｓが出力ざ
ｎる。こｑ）状態ではＲＡＭ６の内容が破壊され−Ｃい
る可能性があるため１通常ＲＡ　Ｍ　６　’７１クリア
。

またはデータローディングなどり）処＃をとり、ＲＡ　
Ｍ　６　（ＩＩ内容を正常ＩＣ戻し、た後条こＦＦ８を
リセットする。

しかしながら、第５図σ）よう＋ＣＲＡ　Ｍ　６　ｒハ
内容σ）正常化１こよるＦＦ８のリセツトが行わわる以
前ｒノ）時点ｔ１２＋こ制御電源ＥｉをＯＦＦ　Ｌ、再
度時点ｔ１３で制御電ｔＡＢ　ｉをＯＮ　Ｌ、た場合、
図中ｔ　１１の時点でバックアップ異常検出されたチャ
ージ電圧ＥＣは、時点ｔｌｌから再び充電されで、バッ
クアップ限界電圧レベルｅｃより高い値となっており、
時点ｔ　１３ではＥＣ＞ｅＣｑ）関係となり、バックア
ップ正常と判定してＦＦ８＋こ正常”０”としすす で記憶ト恭る。このため一旦時点１１１で１引」た異常
情報、従って異常信号Ｓは異常対応処置を行う以前■こ
時点ｔ　１３で消失しでしまい、破壊されたＲ、ＡＭ内
容σ）ままで実動作１こ入っｃＬ、まう。

〔発明り１目的〕 本発明０１目的は前記ｑ〕欠点を除去し、バックアップ
異常情輯の出力後、ＲＡＭＱ】内容を修復する以前−Ｃ
制御ｍ、源をＯＦＦ、ＯＮ　Ｌ、Ｃも、異常情報を保持
し、Ｃおくことができる確実なメモリバックアップ装ｊ
ｌｌｌを提供することにある。

〔発明ｒｔ１＊点〕 この発明’７１！点は、制御電源ＯＮ時に、バックアッ
プ電圧異常の検出を行ったとき、ＲＡＭ内容の修復ＩＣ
基づきリセットスイッチを押す以前はコンデンサに対す
るチャージを行わないよう制御することｊＣより、制御
電源を何［’ＯＮ、ＯＦＦ　　ｌ、てもそσ１都度バッ
クアップ電圧異常が検出されるよつＩＣＬ、Ｃ１ｂＩｉ
実なメモリバックアップを実現しようとする点ＩＣある
。

換言すわば本発明ｑ１要点は、ＲＡＭ、制御電源消失時
前記Ｉｔ　Ａ　Ｍをバンクアップするバックアップ手段
（コンデンサなど）、所定電圧０】制御電源ｒ１１有、
無を判別し、前記ＲＡ　Ｍ及びバックアップ手段へ制ａ
Ｖｔ源をオン、オフする制御電源オンす７手段（制６！
０１１１Ｍ検出部、トランジスタなど）。

前記オンオフ手段Ｑ】オンの際、前記バックアップ手段
’ｎ　ｆｆｉ　ｔＥが所定値を下回つＣいることを記１
１シ。

異常信号を出力する異常記憶手段（チャージ′ｒｒＬＩ
′Ｅ判定部、７リツプ７０ツブなど）、前記異常記憶子
１９ｒｊ＋記憶をリセットする手段（リセットスイッチ
など）、ｑ１各手段を備えたＩｙｃｌｔＩＣおいＣ１□
前記異常信号を入力し、前記バックアップ手段へｑ）制
閾軍源σ１オンを阻止する手段（チャージ制鉤部など）
を儂えるようにした点にある。

〔発明σ）実施例〕

以下２ＪＳ１図、第２図１Ｃ基づいＣ本発明６１実施例
を説明する。＠１図（２）は本発明６１−実施例とし、
Ｃｑ１メモリ装置０１構成を示す回路・図で・＠３図に
対応する。第１図■は同じく、同図囚０】チャージ制御
部ｑ１楕成を示す回路図である。第２図は第１図０１各
部動作波形で第５１ｇ＋Ｃ対応する。

第１図囚においＣは、第３図σ）従来回路ＩＣＲＬＣ，
チャージ制御部１０を追加り、　Ｃいる。チャージ制御
部１０は、そｑ】内部０１回路例を第１図Ｏ＋ｃ示すよ
う一ζ、コンデンサ５へのチャージ電流ｉｃをトランジ
スタ１２を介してバイパスさせる機能をもつもσ１であ
る。

また第２図ｒｔ〕（１）　〜■はそｎぞｎ、！５図０１
　（１１〜（７１に対応する動作波形である。

次１（第２図を参照し、つつ、第１図０１各ｇＩ部の動
作を説明する。

制ｍ’１ｌｌＡ　Ｅｉ　カＯＦＦ　、、　＋　＋−ジ電
圧Ｂ　ｃ　ｓｃより。

ＲＡＭ６がバックアップさｎ、でいる状態が続き。

チャージ電圧Ｅｃがバックアップ限界電圧レベルｅｃよ
り低くなつＣから、第２図１時点ｔｔｔ＋ｃ制御電源Ｅ
ｉが投入されると、チャージ電圧Ｅｃが限界電圧レベル
ｅｃ以下ｑ】ため、チャージ電圧判定部７１（より、バ
ックアップ異常と判定され（チャージ電圧判定信号Ｆ＝
’ｌ’）、電源立上り検出パルスＰ　ｓｃより、ＦＦ８
・Ｃ異常情報Ｉｌｌが記憶されＦＦｓから”ｌｏり）異
常信号Ｓが出力される。ＦＦ８が出力するこの信号Ｓが
第１図ａσ）トランジスタ！２をＯＮＬ、コンデンサ５
へのチャージ電ｔＩＬｉｃをバイパスする。従って、一
度異常検出をすると、ＦＦ８のリセット操作をしない限
り、コンデンサ５へσ）充電が行われず、コンデンサ５
のチャージ電圧Ｅｃは、はばＯＶ’＋ｃ保たれる取ル こσ）◆→で第２図時点ｔＬ２−ζ制御電源Ｅ＋をＯＦ
Ｆ　ｌ、、第２図時点１１３１Ｃ，再度、制御電源Ｅｉ
ヲＯＮ　Ｉ−、りＲ，チ’ｒ−シＮＦＥＢｃｇｔ、　（
：！ホｏ　Ｖ　ｏ）ままであるため、再びチャージ電圧
判定部７により、異常と判定され、ＦＦ８＋Ｃ異常情報
Ｉｌｌがセットされ、ＦＦ８から１１°り１異常信号Ｓ
が出力される。

これ＋Ｃより、Ｒ，ＡＭ６’７１内容の正常化１（よる
。

Ｆ　Ｆ　８　ｒ１１リセットが行わｎる以前の電源ＯＦ
Ｆ’、ＯＮ操作１ζおいＣは、破壊ざｎたＲＡＭ６σ１
内容σ）まま・ζ保たれ、実動作昏ζ入ることはない。

尚、ＲＡＭ６り１正常化力完了により、第２図時点ｔ１
４Ｉこおい゛Ｃ，リセットスイッチ９をＯＮＩ、ＦＦ８
をリセットすると、第１図◎σ）トランジスタ１２がＯ
ＦＦ　ｌ、、コンデンサ５　ＩＣ対しＣ充電が開始され
る。

〔発明σ］効果〕

以上Ｕ〕説明から明らかなよう−ここσ）発明によれば
、制御電源ＯＮ時夢こ、ＲＡＭのバックアップ電圧異常
ｒハ検出奢こより、ＲＡＭ内容を修復し異常検出をリセ
ットする迄は、ＲＡＭバックアップ用コンデンサｔこ対
するチャージを行わないよう制御することとし、たσ）
で、異常検出σ）リセット以前では制御電源／／〕ＯＦ
Ｆ、ＯＮσ）つど、バックアップ電圧異常が検出される
こととなり、確実なメモリバックアップが実現できる効
果がある。

【図面の簡単な説明】

第１図囚は本発明装置の一実施例とじＣσ）回路図、同
図０は同じく、同図（２）要部の詳細回路図。 第２図は同じく、第１図り】各部σ）要部動作波形を示
す図、第３図は従来装ｆｑ〕回路図で第１図■暑こ対応
する。第４図、第５図は第３図σ）各部動作波形を示す
図　で、第４図は基本動作を示す図、第５図は第２図に
対応する図である。 １：メモリ装置、２：制御電源検出部、３．１２：トラ
ンジスタ、５：コンデンサ、５：ＲＡＭ、７：チヤージ
電圧判定部、８：フリツブフロツブ（ＦＦ）、９：リセ
ットスイッチ、１０：チャージ制御部、Ｅｌ：制御電源
、Ｅｃ：チャージ電圧、ｅＣ：バックアップ限界電圧レ
ベル％Ｅ’ｍ：ＲＡＭ印加電圧、Ｆ：チャージ電圧判定
信号、Ｐ：電源立上り検出パルス、Ｓ：異常信号。 第１　図 第３図 ↑ ｔ５

Claims (1)

1. 【特許請求の範囲】 １）ＲＡＭ、制御電源消失時前記ＲＡＭをバックアップ
   するバックアップ手段、所定電圧の制御電源の有、無を
   判別し、前記ＲＡＭ及びバックアップ手段へ制御電源を
   オン、オフする制御電源オンオフ手段、前記オンオフ手
   段のオンの際、前記バックアップ手段の電圧が所定値を
   下回っていることを記憶し、異常信号を出力する異常記
   憶手段、前記異常記憶手段の記憶をリセットする手段、
   の各手段を備えた装置において、 前記異常信号を入力し、前記バックアップ手段への制御
   電源のオンを阻止する手段を備えたことを特徴とするＲ
   ＡＭのバックアップ装置。