JPS6260673B2 - - Google Patents
Info
- Publication number
- JPS6260673B2 JPS6260673B2 JP55138882A JP13888280A JPS6260673B2 JP S6260673 B2 JPS6260673 B2 JP S6260673B2 JP 55138882 A JP55138882 A JP 55138882A JP 13888280 A JP13888280 A JP 13888280A JP S6260673 B2 JPS6260673 B2 JP S6260673B2
- Authority
- JP
- Japan
- Prior art keywords
- time
- clock
- time clock
- binary
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004364 calculation method Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000001174 ascending effect Effects 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4825—Interrupt from clock, e.g. time of day
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
- G04G3/022—Circuits for deriving low frequency timing pulses from pulses of higher frequency the desired number of pulses per unit of time being obtained by adding to or substracting from a pulse train one or more pulses
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G99/00—Subject matter not provided for in other groups of this subclass
- G04G99/006—Electronic time-pieces using a microcomputer, e.g. for multi-function clocks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Electric Clocks (AREA)
Description
本発明は計算機の時刻（Time of Day，
TOD）クロツクに係り、更に詳細に説明すれば
計算機のクロツク源から計算機の時刻クロツクを
発生することに係る。 計算機では、日付と時刻の表示に適した経過時
間の計測を一貫して行うために時刻クロツクが備
えられている。一般に、時刻クロツクは時刻レジ
スタと呼ばれる１個の２進レジスタを有してお
り、そのビツト位置の数は経過時間の長さと分解
能によつて決定される。時間を計測するために、
時刻レジスタに記憶されたカウントが固定小数点
演算の規則に従つて歩進される。基本形式では、
時刻レジスタは特定のビツト位置に一定期間ごと
に１を加えることによつてその値を歩進される。
例えば、時刻レジスタが51個のビツト位置を有し
ており、これによつて143年間もの経過時間を測
定すべきものとすれば、そのビツト位置５１に１
マイクロ秒ごとに１が加えられることになる。こ
の経過時間が同じであるとしても、計算機のモデ
ルによつては時刻の分解能に差があるので、モデ
ルによつてそれぞれ異なるビツト位置に１が加え
られるが、この加算はあたかもビツト位置５１に
１マイクロ秒ごとに１が加えられるような速度で
行われるのである。 IBM Technical Disclosure Bulletin，
Vol.17，No.７，Dec.1974，pp.2043―2045には、
時刻クロツクをシステム・クロツクと同期して走
行させるために、システム・クロツクの各サイク
ルごとに時刻クロツクを一定値だけ歩進させるこ
とが提案されている。この一定値は一般に、整数
ではないので、何らかの手段で合成されねばなら
ない。例えば、もし時刻クロツクが25ナノ秒のシ
ステム・クロツクを使用して１マイクロ秒ごとに
4096までカウントすることが必要であれば、シス
テム・クロツクの各サイクルごとに時刻クロツク
のカウントへ値102.4が加算されねばならない。
この値を得るには、システム・クロツクの各10サ
イクルのうち４サイクルの間に時刻クロツクのカ
ウントにそれぞれ値103を加算し、且つ残りのサ
イクルの間に値102を加算すればよい。システ
ム・クロツクは一般に不正確であるから、これを
標準クロツクについて検査するとともに、前記の
値103及び102を加算するサイクル数の比を変更す
ることによつて時刻クロツクをその精度内に維持
することが必要である。例えば、25ナノ秒のシス
テム・クロツクに0.120ナノ秒の減少が生じた場
合、時刻クロツクのカウントは各10サイクルのう
ち５サイクルの間にそれぞれ値103だけ歩進され
ねばならない。 発明の要約 本発明によれば、システム・クロツクと同じパ
ルス源から離れて、しかしこのパルス源を検査す
るための標準クロツクとは関係なく、時刻クロツ
クを動作させるための非常に融通性のある方式が
提供される。この方式は、時刻クロツク・サイク
ルＤと２進の倍数Ｎを乗じた値が、システム・ク
ロツク・サイクルＴと或る整数Ｋを乗じた値に等
しくなるように、即ちKT＝NDなる関係が成立す
るようにすることを含む。この関係は下式によつ
て表現される。 Ｄ＝（Ｒ±Ｘ／Ｎ）Ｔ (1) 但し、ＲはＤ／Ｔの実際の比に最も近い整数で
あり、ＮはＲ個のシステム・クロツクからなる期
間より短かくない期間に含まれる時刻クロツクの
数を表わす２進の倍数でありＸはＲ個のシステ
ム・クロツク・サイクルＴよりも長いか又は短い
持続時間を有する時刻クロツクの数を表わす整数
であつて、期間NDにわたつて実際の比例関係を
満足するようにＲに加算又はＲから減算されねば
ならないような数を表わす。 従つて、本発明の目的は、時刻クロツク及びシ
ステム・クロツクのための新しいクロツキング方
式を提供することにある。 本発明の他の目的は、システム・クロツクと同
じパルス源から離れて時刻クロツクをランさせる
とともに、その時刻カウントの精度を維持するこ
とにある。 本発明の他の目的は、実際的で、効率的で、経
済的で、しかも精度の良い相互接続された複数の
クロツクから成る方式を提供することにある。 詳細な説明 ここで、時刻クロツクは143年の経過時間を測
定すべきものと仮定し、またその必要な精度
（0.005％）を充たすためにビツト位置０乃至55を
有する時刻レジスタが62.5ナノ秒ごとにステツプ
されるものと仮定する。また、システム・クロツ
ク・サイクルの目標値が22±0.5ナノ秒であつ
て、その精度ΔＴ／Ｔが技術的理由から高々0.5
％であるものと仮定する。本発明の意図する処
は、時刻クロツク・サイクルＤと２進の倍数Ｎを
乗じたものが、システム・クロツク・パルスＴと
或る整数Ｋを乗じたものに等しくなるように、即
ちND＝KTとなるように、システム・クロツク・
サイクルＴを制限することによつて時刻クロツク
とシステム・クロツクを同期させることにある。
このような制限を満足させるために、本発明は幾
つかの時刻クロツク・サイクルの長さを式(1)に記
述するように修正するのである。以下の式は前述
の式(1)に従つて導かれる。 サイクル時間：Ｔ＝ＮＤ／ＲＮ＋Ｘ (2) 分解能：（ΔＴ／Ｔ）＝Ｔ／ＮＤ (3) 修正サイクル数：Ｘ＝Ｎ（Ｄ／Ｔ−Ｒ） (4) これらの式に前記の数値及び制限条件を適用す
ると、Ｒは次のように求められる。 Ｄ／Ｔ＝６２．５／２２＝2.84 Ｒ＝2.84の丸め＝3.0 精度が0.5％であれば、Ｎは次のようになる。 0.005＝１／ＲＮ、Ｎ＝66.6→64（２進数） 次に、Ｘを次のようにして求めることができ
る。 Ｘ＝Ｎ（Ｄ／Ｔ−Ｒ）＝64（2.84−３） ＝−10.24→−10 前述のことから、整数関係を満足する最小のセ
グメントは、64個の時刻クロツク・サイクルであ
り、そのうちの10サイクルは修正サイクルであつ
て、それぞれ１又は２個のシステム・クロツク・
サイクルを含み、残りのサイクルは無修正サイク
ルであつて、それぞれ３個のシステム・クロツ
ク・サイクルを含むことがわかる。 実際のシステム・クロツク・サイクルは次のよ
うになる。 Ｔ＝６４×６２．５／３×６４−１０＝21.978ナノ秒 従つて、時刻クロツクの64サイクルのうち54サ
イクルについては、システム・クロツクの各３サ
イクルごとに１回ずつ時刻レジスタをステツプさ
せ、そして時刻クロツクの64サイクルのうち残り
の10サイクルについては、システム・クロツクの
各２サイクルごとに１回ずつ時刻レジスタをステ
ツプさせることが必要であり、かくてこのための
制御信号を発生することが必要となる。 第１図に図示された装置はこのような制御信号
を発生するのみならず、時刻レジスタ
（TODEG）１０をステツプさせるための長いサ
イクル及び短いサイクルの種々の組合わせをも発
生する。図示されたように、時刻クロツクの時刻
レジスタ１０は時刻クロツクの歩進回路
（INCR）１２によつて駆動される。比較回路
（COMP）１４はシステム・クロツクによつてス
テツプされる２ビツト・カウンタ１６のカウント
が計算回路１８の出力と一致するたびに、歩進回
路１２をトリガし、該回路はこれに応じて固定小
数点演算の規則に従つて時刻レジスタ１０の種々
のビツト位置をステツプさせる。例えば、２ビツ
ト・カウント１６のカウントが２進値10に達した
とき、計算回路１８の出力が２進値10であれば、
比較回路１４は一致信号を歩進回路１２へ供給す
るので、該回路はこれに応じて時刻レジスタ１０
に記憶されたカウントへ２進値１を加える。 ２ビツト・カウンタ１６中のレジスタ
（REG）２０は、比較回路１４から一致信号が生
ずるまで、システム・クロツク・パルスが供給さ
れるたびに歩進回路（INCR）２２によつて１ず
つ歩進される。比較回路１４から一致信号が生ず
ると、レジスタ２０は次のシステム・クロツク・
パルスが生ずるときにゼロヘリセツトされる。従
つて、計算回路１８の出力が２進値10である限
り、３個のシステム・クロツク・パルスごとに時
刻レジスタ10へ２進値１が加えられる。しかしな
がら、計算回路１８の出力は、前記した長いサイ
クル及び短いサイクルの組合わせを供給するため
に、時刻レジスタ１０のビツト50乃至55に応じて
変化する。 時刻レジスタ１０のビツト50乃至55は復号回路
（DEC）２８へ供給される。復号回路２８の出力
線０乃至４の各々は、前記ビツト50乃至55のうち
２以上のビツトの論理関数をそれぞれ供給する。
これらの出力線の各々は、レジスタ２４のビツト
１乃至５によつて５ウエイのAND／ORゲート３
０に選択的にゲートされる。復号回路２８の任意
の出力線０乃至４がレジスタ２４の対応ビツト１
乃至５と一致しない限り、AND／ORゲート３０
は反転回路３２を介して不一致信号Ｍを供給し、
これにより２進値10を比較回路１４へ供給させ
る。一方、復号回路２８の任意の出力がレジスタ
２４に置かれた対応ビツト１乃至４と一致する場
合には、AND／ORゲート３０は一致信号Ｍを供
給し、これに応じてANDゲート３４又は３６が
付勢される。ANDゲート３４又は３６のどちら
が付勢されるかは、レジスタ２４のビツト０の内
容に依存する。もしこの内容が２進値１であれ
ば、ANDゲート３４が付勢されて、２進値11を
比較回路１４へゲートする。一方、もしこの内容
が２進値０であれば、ANDゲート３６が付勢さ
れて２進値01を比較回路１４へゲートする。 前述の計算と対応して、時刻レジスタ１０のビ
ツト50乃至55によつて表わされる可能な64カウン
トのうち54カウントについては、２進値10が選択
され、残りの10カウントについては２進値01が選
択されるようになつている。このような選択を行
うために、２進値1010がレジスタ24のビツト位置
１乃至５に記入され、２進値０がレジスタ２４の
ビツト位置０に記入される。以下の説明から明ら
かとなるように、復号回路２８は、時刻レジスタ
１０のビツト50乃至55によつて表わされる可能な
64カウントのうち10カウントについては、その出
力線１又は３に２進値１を生じ、残りのカウント
についてはこれらの出力線にゼロを生ずるように
機能する。 第２図の波形Ｂ乃至Ｆは、時刻レジスタ１０の
ビツト50乃至54に対応するそれぞれのデユーテイ
（duty）サイクルを該ビツトの昇順に示す。ここ
で、記号Ａ乃至Ｆは、第１図に示されているよう
に時刻レジスタ１０のビツト位置55乃至50にそれ
ぞれ対応していることが注意さるべきである。ま
た、第２図の下方には、波形Ｂ乃至Ｆの種々の組
合わせから成るデユーテイ・サイクルがそれぞれ
の論理関数とともに示されているので、波形Ｂ乃
至Ｆの可能な32の組合せで、デユーテイ・サイク
ルが何回生ずるかということがわかる。例えば、
論理関数Ｃ＋BCDによつて表わされる最後
の例では、デユーテイ・サイクルは32カウント中
で10回生ずることがわかる。かくて、関数Ｍ＝Ａ
（Ｂ＋BCD）は可能な64カウント中で10回生
ずることになる。この関数Ｍは、比較回路１４へ
の２進値入力10及び01の間の選択を行うために直
接的に使用することができる。関数Ｍがオンにな
れば２進値入力01が選択され、さもなければ、２
進値入力10が選択される。第１図の実施態様で
は、復号回路２８は以下の表に示された２進関数
の各々を発生し、それらを以下の表に示す如き出
力線０乃至４の各々に与える。
TOD）クロツクに係り、更に詳細に説明すれば
計算機のクロツク源から計算機の時刻クロツクを
発生することに係る。 計算機では、日付と時刻の表示に適した経過時
間の計測を一貫して行うために時刻クロツクが備
えられている。一般に、時刻クロツクは時刻レジ
スタと呼ばれる１個の２進レジスタを有してお
り、そのビツト位置の数は経過時間の長さと分解
能によつて決定される。時間を計測するために、
時刻レジスタに記憶されたカウントが固定小数点
演算の規則に従つて歩進される。基本形式では、
時刻レジスタは特定のビツト位置に一定期間ごと
に１を加えることによつてその値を歩進される。
例えば、時刻レジスタが51個のビツト位置を有し
ており、これによつて143年間もの経過時間を測
定すべきものとすれば、そのビツト位置５１に１
マイクロ秒ごとに１が加えられることになる。こ
の経過時間が同じであるとしても、計算機のモデ
ルによつては時刻の分解能に差があるので、モデ
ルによつてそれぞれ異なるビツト位置に１が加え
られるが、この加算はあたかもビツト位置５１に
１マイクロ秒ごとに１が加えられるような速度で
行われるのである。 IBM Technical Disclosure Bulletin，
Vol.17，No.７，Dec.1974，pp.2043―2045には、
時刻クロツクをシステム・クロツクと同期して走
行させるために、システム・クロツクの各サイク
ルごとに時刻クロツクを一定値だけ歩進させるこ
とが提案されている。この一定値は一般に、整数
ではないので、何らかの手段で合成されねばなら
ない。例えば、もし時刻クロツクが25ナノ秒のシ
ステム・クロツクを使用して１マイクロ秒ごとに
4096までカウントすることが必要であれば、シス
テム・クロツクの各サイクルごとに時刻クロツク
のカウントへ値102.4が加算されねばならない。
この値を得るには、システム・クロツクの各10サ
イクルのうち４サイクルの間に時刻クロツクのカ
ウントにそれぞれ値103を加算し、且つ残りのサ
イクルの間に値102を加算すればよい。システ
ム・クロツクは一般に不正確であるから、これを
標準クロツクについて検査するとともに、前記の
値103及び102を加算するサイクル数の比を変更す
ることによつて時刻クロツクをその精度内に維持
することが必要である。例えば、25ナノ秒のシス
テム・クロツクに0.120ナノ秒の減少が生じた場
合、時刻クロツクのカウントは各10サイクルのう
ち５サイクルの間にそれぞれ値103だけ歩進され
ねばならない。 発明の要約 本発明によれば、システム・クロツクと同じパ
ルス源から離れて、しかしこのパルス源を検査す
るための標準クロツクとは関係なく、時刻クロツ
クを動作させるための非常に融通性のある方式が
提供される。この方式は、時刻クロツク・サイク
ルＤと２進の倍数Ｎを乗じた値が、システム・ク
ロツク・サイクルＴと或る整数Ｋを乗じた値に等
しくなるように、即ちKT＝NDなる関係が成立す
るようにすることを含む。この関係は下式によつ
て表現される。 Ｄ＝（Ｒ±Ｘ／Ｎ）Ｔ (1) 但し、ＲはＤ／Ｔの実際の比に最も近い整数で
あり、ＮはＲ個のシステム・クロツクからなる期
間より短かくない期間に含まれる時刻クロツクの
数を表わす２進の倍数でありＸはＲ個のシステ
ム・クロツク・サイクルＴよりも長いか又は短い
持続時間を有する時刻クロツクの数を表わす整数
であつて、期間NDにわたつて実際の比例関係を
満足するようにＲに加算又はＲから減算されねば
ならないような数を表わす。 従つて、本発明の目的は、時刻クロツク及びシ
ステム・クロツクのための新しいクロツキング方
式を提供することにある。 本発明の他の目的は、システム・クロツクと同
じパルス源から離れて時刻クロツクをランさせる
とともに、その時刻カウントの精度を維持するこ
とにある。 本発明の他の目的は、実際的で、効率的で、経
済的で、しかも精度の良い相互接続された複数の
クロツクから成る方式を提供することにある。 詳細な説明 ここで、時刻クロツクは143年の経過時間を測
定すべきものと仮定し、またその必要な精度
（0.005％）を充たすためにビツト位置０乃至55を
有する時刻レジスタが62.5ナノ秒ごとにステツプ
されるものと仮定する。また、システム・クロツ
ク・サイクルの目標値が22±0.5ナノ秒であつ
て、その精度ΔＴ／Ｔが技術的理由から高々0.5
％であるものと仮定する。本発明の意図する処
は、時刻クロツク・サイクルＤと２進の倍数Ｎを
乗じたものが、システム・クロツク・パルスＴと
或る整数Ｋを乗じたものに等しくなるように、即
ちND＝KTとなるように、システム・クロツク・
サイクルＴを制限することによつて時刻クロツク
とシステム・クロツクを同期させることにある。
このような制限を満足させるために、本発明は幾
つかの時刻クロツク・サイクルの長さを式(1)に記
述するように修正するのである。以下の式は前述
の式(1)に従つて導かれる。 サイクル時間：Ｔ＝ＮＤ／ＲＮ＋Ｘ (2) 分解能：（ΔＴ／Ｔ）＝Ｔ／ＮＤ (3) 修正サイクル数：Ｘ＝Ｎ（Ｄ／Ｔ−Ｒ） (4) これらの式に前記の数値及び制限条件を適用す
ると、Ｒは次のように求められる。 Ｄ／Ｔ＝６２．５／２２＝2.84 Ｒ＝2.84の丸め＝3.0 精度が0.5％であれば、Ｎは次のようになる。 0.005＝１／ＲＮ、Ｎ＝66.6→64（２進数） 次に、Ｘを次のようにして求めることができ
る。 Ｘ＝Ｎ（Ｄ／Ｔ−Ｒ）＝64（2.84−３） ＝−10.24→−10 前述のことから、整数関係を満足する最小のセ
グメントは、64個の時刻クロツク・サイクルであ
り、そのうちの10サイクルは修正サイクルであつ
て、それぞれ１又は２個のシステム・クロツク・
サイクルを含み、残りのサイクルは無修正サイク
ルであつて、それぞれ３個のシステム・クロツ
ク・サイクルを含むことがわかる。 実際のシステム・クロツク・サイクルは次のよ
うになる。 Ｔ＝６４×６２．５／３×６４−１０＝21.978ナノ秒 従つて、時刻クロツクの64サイクルのうち54サ
イクルについては、システム・クロツクの各３サ
イクルごとに１回ずつ時刻レジスタをステツプさ
せ、そして時刻クロツクの64サイクルのうち残り
の10サイクルについては、システム・クロツクの
各２サイクルごとに１回ずつ時刻レジスタをステ
ツプさせることが必要であり、かくてこのための
制御信号を発生することが必要となる。 第１図に図示された装置はこのような制御信号
を発生するのみならず、時刻レジスタ
（TODEG）１０をステツプさせるための長いサ
イクル及び短いサイクルの種々の組合わせをも発
生する。図示されたように、時刻クロツクの時刻
レジスタ１０は時刻クロツクの歩進回路
（INCR）１２によつて駆動される。比較回路
（COMP）１４はシステム・クロツクによつてス
テツプされる２ビツト・カウンタ１６のカウント
が計算回路１８の出力と一致するたびに、歩進回
路１２をトリガし、該回路はこれに応じて固定小
数点演算の規則に従つて時刻レジスタ１０の種々
のビツト位置をステツプさせる。例えば、２ビツ
ト・カウント１６のカウントが２進値10に達した
とき、計算回路１８の出力が２進値10であれば、
比較回路１４は一致信号を歩進回路１２へ供給す
るので、該回路はこれに応じて時刻レジスタ１０
に記憶されたカウントへ２進値１を加える。 ２ビツト・カウンタ１６中のレジスタ
（REG）２０は、比較回路１４から一致信号が生
ずるまで、システム・クロツク・パルスが供給さ
れるたびに歩進回路（INCR）２２によつて１ず
つ歩進される。比較回路１４から一致信号が生ず
ると、レジスタ２０は次のシステム・クロツク・
パルスが生ずるときにゼロヘリセツトされる。従
つて、計算回路１８の出力が２進値10である限
り、３個のシステム・クロツク・パルスごとに時
刻レジスタ10へ２進値１が加えられる。しかしな
がら、計算回路１８の出力は、前記した長いサイ
クル及び短いサイクルの組合わせを供給するため
に、時刻レジスタ１０のビツト50乃至55に応じて
変化する。 時刻レジスタ１０のビツト50乃至55は復号回路
（DEC）２８へ供給される。復号回路２８の出力
線０乃至４の各々は、前記ビツト50乃至55のうち
２以上のビツトの論理関数をそれぞれ供給する。
これらの出力線の各々は、レジスタ２４のビツト
１乃至５によつて５ウエイのAND／ORゲート３
０に選択的にゲートされる。復号回路２８の任意
の出力線０乃至４がレジスタ２４の対応ビツト１
乃至５と一致しない限り、AND／ORゲート３０
は反転回路３２を介して不一致信号Ｍを供給し、
これにより２進値10を比較回路１４へ供給させ
る。一方、復号回路２８の任意の出力がレジスタ
２４に置かれた対応ビツト１乃至４と一致する場
合には、AND／ORゲート３０は一致信号Ｍを供
給し、これに応じてANDゲート３４又は３６が
付勢される。ANDゲート３４又は３６のどちら
が付勢されるかは、レジスタ２４のビツト０の内
容に依存する。もしこの内容が２進値１であれ
ば、ANDゲート３４が付勢されて、２進値11を
比較回路１４へゲートする。一方、もしこの内容
が２進値０であれば、ANDゲート３６が付勢さ
れて２進値01を比較回路１４へゲートする。 前述の計算と対応して、時刻レジスタ１０のビ
ツト50乃至55によつて表わされる可能な64カウン
トのうち54カウントについては、２進値10が選択
され、残りの10カウントについては２進値01が選
択されるようになつている。このような選択を行
うために、２進値1010がレジスタ24のビツト位置
１乃至５に記入され、２進値０がレジスタ２４の
ビツト位置０に記入される。以下の説明から明ら
かとなるように、復号回路２８は、時刻レジスタ
１０のビツト50乃至55によつて表わされる可能な
64カウントのうち10カウントについては、その出
力線１又は３に２進値１を生じ、残りのカウント
についてはこれらの出力線にゼロを生ずるように
機能する。 第２図の波形Ｂ乃至Ｆは、時刻レジスタ１０の
ビツト50乃至54に対応するそれぞれのデユーテイ
（duty）サイクルを該ビツトの昇順に示す。ここ
で、記号Ａ乃至Ｆは、第１図に示されているよう
に時刻レジスタ１０のビツト位置55乃至50にそれ
ぞれ対応していることが注意さるべきである。ま
た、第２図の下方には、波形Ｂ乃至Ｆの種々の組
合わせから成るデユーテイ・サイクルがそれぞれ
の論理関数とともに示されているので、波形Ｂ乃
至Ｆの可能な32の組合せで、デユーテイ・サイク
ルが何回生ずるかということがわかる。例えば、
論理関数Ｃ＋BCDによつて表わされる最後
の例では、デユーテイ・サイクルは32カウント中
で10回生ずることがわかる。かくて、関数Ｍ＝Ａ
（Ｂ＋BCD）は可能な64カウント中で10回生
ずることになる。この関数Ｍは、比較回路１４へ
の２進値入力10及び01の間の選択を行うために直
接的に使用することができる。関数Ｍがオンにな
れば２進値入力01が選択され、さもなければ、２
進値入力10が選択される。第１図の実施態様で
は、復号回路２８は以下の表に示された２進関数
の各々を発生し、それらを以下の表に示す如き出
力線０乃至４の各々に与える。
【表】
復号回路２８のこれらの出力は、前述のように
AND／ORゲート３０へ供給され、そこでレジス
タ２４の内容Ｘによつて選択される。
AND／ORゲート３０へ供給され、そこでレジス
タ２４の内容Ｘによつて選択される。
第１図は本発明に従つた同期クロツキング方式
の概略図、第２図はパルスの数を選択するための
パルス方式を示す図である。 １０……時刻レジスタ、１２……歩進回路、１
４……比較回路、１６……２ビツトカウンタ、１
８……計算回路、２０……レジスタ、２２……歩
進回路、２４……レジスタ、２８……復号回路、
３０……AND／ORゲート。
の概略図、第２図はパルスの数を選択するための
パルス方式を示す図である。 １０……時刻レジスタ、１２……歩進回路、１
４……比較回路、１６……２ビツトカウンタ、１
８……計算回路、２０……レジスタ、２２……歩
進回路、２４……レジスタ、２８……復号回路、
３０……AND／ORゲート。
Claims (1)
- 【特許請求の範囲】 １ システム・クロツクと同期される時刻クロツ
クを有し、該時刻クロツクを２つの異なつた速度
でステツプさせることにより、これらクロツクの
周期間の微小なずれを減少させるようにした計算
機システムの時刻クロツク方法において： 前記時刻クロツク及び前記システム・クロツク
について単一のパルス源を使用するとともに、 前記システム・クロツクの周期を式 Ｄ＝（Ｒ±Ｘ／Ｎ）Ｔ （但し、Ｄは時刻クロツクの周期、Ｔはシステ
ムクロツクの周期、Ｒは比Ｄ／Ｔに最も近い整
数、ＮはＲ個のシステム・クロツクからなる期間
より短かくない期間に含まれる時刻クロツクの数
を表わす２進の倍数、ＸはＲ個のシステムクロツ
クよりも長いか又は短い周期を有する時刻クロツ
クの数を表わす整数であつて、期間NDにわたつ
て時刻クロツクとシステム・クロツクとの間の比
例関係を確立するために必要な数）に従つて可変
的に設定したことを特徴とする、時刻クロツク方
法。 ２ 前記２進の倍数Ｎを前記システム・クロツク
の周期Ｔの精度ΔＴ／Ｔの関数として式（ΔＴ／Ｔ）＝
Ｔ／ＮＤ に従つて選択したことを特徴とする、特許請求の
範囲第１項記載の時刻クロツク方法。 ３ システム・クロツクと同期される時刻クロツ
クを有し、該時刻クロツクの時刻レジストを２つ
の異なつた速度でステツプされることにより、こ
れらクロツクの周期間の微小なずれを減少させる
ようにした計算機システムの時刻クロツク装置に
おいて： 前記システム・クロツクによつて生ぜられるパ
ルスの数をカウントするための２進のカウンタ
と、 一致信号を生ずるとき、前記カウンタをリセツ
トし且つ、前記時刻レジスタを歩進させるための
２進の比較回路と、 前記時刻レジスタの予定位置に保持された予定
の２進カウントに応答して前記比較回路へ第１の
２進数を供給し、且つ該予定位置に保持された他
の２進カウントに応答して前記比較回路へ該第１
の２進数とは異なる第２の２進数を供給するため
の計算回路とを有し、 前記カウンタの内容を前記比較回路へ供給して
該内容を前記第１の２進数又は第２の２進数と比
較させるようにしたことを特徴とする、時刻クロ
ツク装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/107,811 US4349890A (en) | 1979-12-28 | 1979-12-28 | Time of day clock control |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56103392A JPS56103392A (en) | 1981-08-18 |
| JPS6260673B2 true JPS6260673B2 (ja) | 1987-12-17 |
Family
ID=22318609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13888280A Granted JPS56103392A (en) | 1979-12-28 | 1980-10-06 | Time clock system |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4349890A (ja) |
| EP (1) | EP0031403B1 (ja) |
| JP (1) | JPS56103392A (ja) |
| CA (1) | CA1153472A (ja) |
| DE (1) | DE3065472D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4388688A (en) * | 1981-11-10 | 1983-06-14 | International Business Machines Corp. | Shared TOD clock modification bit |
| US5617375A (en) * | 1995-12-04 | 1997-04-01 | Unisys Corporation | Dayclock carry and compare tree |
| US5809540A (en) * | 1995-12-04 | 1998-09-15 | Unisys Corporation | Processor command for prompting a storage controller to write a day clock value to specified memory location |
| US7689207B2 (en) * | 2005-10-17 | 2010-03-30 | Harris Corporation | Time of day synchronization and distribution within a multiprocessor embedded system and related methods |
| US8498629B2 (en) * | 2005-10-18 | 2013-07-30 | Harris Corporation | Extensible human machine interface (HMI) plugin architecture for radio software system and related method |
| US7809410B2 (en) | 2005-11-15 | 2010-10-05 | Harris Corporation | Power management system for SCA based software defined radio and related method |
| US7499724B2 (en) * | 2006-01-30 | 2009-03-03 | Harris Corporation | Event sequencer used for controlling the sequence and timing of events in software defined radio |
| US7937076B2 (en) * | 2007-03-07 | 2011-05-03 | Harris Corporation | Software defined radio for loading waveform components at runtime in a software communications architecture (SCA) framework |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3248707A (en) * | 1961-11-14 | 1966-04-26 | Ibm | Semi-asynchronous clock system |
| CH554015A (ja) * | 1971-10-15 | 1974-09-13 | ||
| US4093997A (en) * | 1976-09-17 | 1978-06-06 | General Electric Company | Portable programmer for time-of-day metering register system and method of using same |
-
1979
- 1979-12-28 US US06/107,811 patent/US4349890A/en not_active Expired - Lifetime
-
1980
- 1980-09-25 DE DE8080105792T patent/DE3065472D1/de not_active Expired
- 1980-09-25 EP EP80105792A patent/EP0031403B1/en not_active Expired
- 1980-10-06 JP JP13888280A patent/JPS56103392A/ja active Granted
- 1980-10-29 CA CA000363546A patent/CA1153472A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56103392A (en) | 1981-08-18 |
| EP0031403A3 (en) | 1981-07-15 |
| EP0031403A2 (en) | 1981-07-08 |
| EP0031403B1 (en) | 1983-11-02 |
| US4349890A (en) | 1982-09-14 |
| DE3065472D1 (en) | 1983-12-08 |
| CA1153472A (en) | 1983-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6260673B2 (ja) | ||
| US5592659A (en) | Timing signal generator | |
| US3967097A (en) | Vehicle fuel economy calculator and indicator | |
| JPS6237354B2 (ja) | ||
| SU752797A1 (ru) | Программируемый преобразователь код-временной интервал | |
| SU826343A1 (ru) | Умножитель частоты следования периодических импульсов | |
| SU590736A1 (ru) | Множительно-делительное устройство | |
| SU1231595A1 (ru) | Цифровой умножитель частоты периодических сигналов | |
| SU750480A1 (ru) | Устройство дл сравнени чисел с допусками | |
| SU980094A1 (ru) | Умножитель частоты следовани периодических импульсов | |
| SU530268A1 (ru) | Цифровой фазометр | |
| SU455244A2 (ru) | Устройство дл обработки информации | |
| JP2619016B2 (ja) | デジタル制御装置 | |
| SU739521A1 (ru) | Интерпол тор дл графопостроителей | |
| SU1315994A1 (ru) | Устройство дл моделировани де тельности человека-оператора эргатических систем | |
| SU1003321A1 (ru) | Устройство задержки пр моугольных импульсов | |
| SU1027830A1 (ru) | Умножитель частоты следовани импульсов | |
| SU481919A1 (ru) | Цифро-аналоговое дифференцирующее устройство | |
| JPS575136A (en) | Timing generating circuit | |
| SU1206824A1 (ru) | Блок масштабировани дл устройства считывани графической информации | |
| SU562920A1 (ru) | Формирователь-распределитель | |
| JPS6116616A (ja) | パルス間隔変換装置 | |
| SU1746522A1 (ru) | Устройство дл управл емой задержки импульсов | |
| SU845290A1 (ru) | Умножитель частоты следовани иМпульСОВ | |
| SU970705A1 (ru) | Автоматический след щий делитель периодов следовани импульсов |