JPS62587B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、マトリツクスに配置された複数個の
記憶場所を具え、各記憶場所は第１導電形の半導
体区域を有し、この半導体区域は第２反対導電形
の領域内に延在し、前記半導体区域は情報表示電
荷を蓄積する働きをし、蓄積された電荷は、前記
半導体区域と領域との間に延在する空乏層によつ
て半導体本体の残りの部分から分離され、この空
乏層は電界効果トランジスタ構造のチヤネル領域
に隣接し、２個の主電極間、特に電界効果トラン
ジスタ構造のソース領域とドレイン領域との間で
測定されるチヤネル領域を通る電流路に対する抵
抗が、記憶場所の情報内容によつて制御でき、第
２空乏層がチヤネル領域に隣接し、この第２空乏
層の厚さによつて前記抵抗に影響を及ぼすことの
できる半導体装置に関するものである。

記憶場所のこのようなマトリツクスは、たとえ
ば、“I.E.E.E.Journal of Solid State Circuits”
第SC−11巻、1976年８月、ページ519〜528、お
よびISSCC73“Digest of technical papers”ペ
ージ34、35、195により公知である。この場合１
トランジスタ／ビツト・メモリ（one−
transistor−per−bit memories）が、環状ゲー
ト電極領域、およびこのゲート電極領域と同じ導
電形の電気的浮動埋込み層を有する接合形電界効
果トランジスタ（JFET）のマトリツクスに関係
している。ゲート電極領域および埋込み層は、電
界効果トランジスタのチヤネル領域に隣接してい
る。前記第２の刊行物におけるように、電界効果
トランジスタの主電流路はそれぞれ１個のダイオ
ードと直列に、ワードラインとビツトラインのシ
ステムの交点に設けることができる。環状ゲート
電極領域は、マトリツクスの行に共通の書込みラ
インに接続されている。マトリツクスの各記憶素
子は、ダイオードと、環状ゲート電極および埋込
み浮動ゲート電極を有する電界効果トランジスタ
とを具え、列あるいは行に共通の３本の選択ライ
ンすなわちアドレスラインに接続されている。こ
れら３本のアドレスラインとは、列に共通でトラ
ンジスタのソース電極に接続されるアドレスライ
ンと、行に共通でダイオードを経てトランジスタ
のドレイン電極に接続されるアドレスラインと、
行に共通でトランジスタの環状ゲート電極に接続
される書込みラインとである。

ソース電極に対し逆電圧を環状ゲート電極に供
給して、関連する空乏層が、埋込み層を取り囲む
pn接合が順方向になるような拡がりを有するよ
うにすることによつて、環状ゲート電極の逆方向
電圧が減衰した後、最後に説明したpn接合が逆
方向にバイアスされる埋込み層から電荷キヤリヤ
を取り出すことができる。逆に、環状ゲート電極
を順方向に切換えることによつて電荷キヤリヤを
再び埋込み層に供給して、電荷キヤリヤをチヤネ
ル領域に注入し埋込み層によつて集めることがで
きる。このようにして、情報を書込みおよび消去
することができる。記憶情報は、トランジスタ構
造のチヤネル領域を流れる電流によつて読取ら
れ、通過電流の値は埋込み層の電荷状態の量であ
る。

本発明の目的は、構造が特に簡単かつコンパク
トな前述した種類の集積メモリマトリツクスを提
供することにある。本発明は、絶縁層上に配置さ
れ、多数の記憶場所に容量的にのみ結合される選
択ラインを適切に用いることによつて前記目的を
達成することができるという事実の認識に基づい
てなしたものである。

本発明は、マトリツクスに配置した複数個の記
憶場所を具える半導体装置であつて、各記憶場所
は第１導電形の半導体区域を有し、この半導体区
域は第１導電形とは反対の第２導電形の領域内に
延在し、前記半導体区域は情報表示電荷を蓄積す
る働きをし、蓄積された電荷は前記半導体区域と
第２導電形領域との間に存在する第１空乏層によ
つて半導体本体の残りの部分から分離され、前記
の半導体装置が更に複数個の電界効果トランジス
タ構造を具え、各電界効果トランジスタ構造がソ
ース主電極領域と、ドレイン主電極領域と、これ
ら主電極領域間に延在するチヤネル領域とを有
し、前記の電界効果トランジスタ構造の各々が第
１導電形の前記の半半導体区域の１つと共働する
ことにより、前記の第１空乏層がこの電界効果ト
ランジスタ構造の前記のチヤネル領域に隣接する
とともに、この電界効果トランジスタ構造の前記
の２つのチ電極領域間で測定した、前記のチヤネ
ル領域を通る電流路の抵抗値が、第１導電形の前
記の１つの半導体区域に蓄積された情報内容によ
つて制御されうるようになつており、前記の複数
個の電界効果トランジスタ構造の各々の前記のチ
ヤネル領域が第２空乏層に隣接し、前記の２つの
主電極領域間の前記の抵抗値がこの第２空乏層の
厚さにも依存するようになつており、この第２空
乏層が前記の各電界効果トランジスタ構造の第２
ゲート電極と関連している半導体装置において、
前記の複数個の電界効果トランジスタ構造の各々
の主電極領域の１つを前記の複数個の電界効果ト
ランジスタ構造のうちの他の電界効果トランジス
タ構造の対応する主電極領域に接続し、各記憶場
所の第１導電形の半導体区域を、前記の複数個の
記憶場所のうちの数個の記憶場所に共通なアクセ
ス電極に容量的に結合し、このアクセス電極は中
間絶縁層により第１導電形の前記の半導体区域か
ら分離し、第１極性の消去パルスを選択されたア
クセス電極に供給する手段を設け、これら消去パ
ルスにより、前記のアクセス電極に容量的に結合
された第１導電形の半導体区域に、これら半導体
区域と選択された電界効果トランジスタ構造の第
２ゲート電極との間にパンチスルーが発生する電
位を印加するようにし、前記第１極性とは反対の
第２極性の書込みパルスを選択されたアクセス電
極に供給する手段と、電界効果トランジスタ構造
の第１主電極の１つ以上に接続され、選択された
選択ラインに情報信号を供給する手段とを設け、
前記の書込みパルスおよび前記の情報信号の供給
により、選択されたアクセス電極に容量的に結合
された半導体区域から、これら半導体区域を画成
している空乏層を経て電荷キヤリヤを注入するよ
うにし、第２極性の読取りパルスを選択されたア
クセス電極に供給する手段を設け、選択された電
界効果トランジスタ構造のチヤネルにおける導電
率が選択ラインで検出され、この導電率が蓄積さ
れた情報の目安となり、選択されない電界効果ト
ランジスタ構造のチヤネル領域が非導通状態に維
持されるようにしたことを特徴とする。

本発明によれば、電界効果トランジスタ構造の
各々の主電極領域の１つが他の電界効果トランジ
スタ構造の対応する主電極領域に接続されている
為、すなわちすべての電界効果トランジスタ構造
のそれぞれ１つの対応する主電極領域が互いに接
続されている為、マトリツクス配置の構成が簡単
且つコンパクトとなる。

本発明半導体装置では、pn接合によつて取り
囲まれる半導体区域により形成され、情報表示電
荷を書込みあるいは消去する間以外は電気的に浮
動する、すなわち直接的な導電接続を有さない記
憶場所に容量的に結合され、通常はワードライン
を形成する分離されたアクセス電極を用いる。ワ
ードラインに対しては、半導体区域あるいは領域
との接触は必要でなく、したがつて、半導体表面
の面積は特に小さくなる。さらに、ワードライン
のシステムの他に、選択ラインのシステムのみ、
すなわち電界効果トランジスタ構造のソースある
いはドレイン電極領域に接続されるビツトライン
が必要とされる。

マトリツクスの電界効果トランジスタ構造の、
選択ラインに接続されないすべての主電極領域を
相互に接続するのが好適である。このような共通
電極を用いることは、マトリツクスの駆動および
制御に必要な電子回路および電子回路への接続を
簡略にする。

ここに主電極領域は、電界効果トランジスタ構
造のソース領域およびドレイン領域を意味してい
る。これら領域は、前記トランジスタ構造の主電
流路の端部あるいは接続部を実際に形成する。さ
らに電界効果トランジスタは、１以上の制御電極
すなわちゲート電極を有している。

ビツトラインすなわち選択ラインに接続されな
い主電極領域は、適切に構成され、第２導電形の
同一半導体領域に関連している。この場合には、
マトリツクス内の前記領域に対しては、接点した
がつて接点窓は必要でない。接点の無いことはま
た、マトリツクスのコンパクトな構造に寄与す
る。

JFET構造のドレイン電極領域は、相互接続す
るのが好適である。この場合には、JFET構造は
ソースホロワとして接続され、共通ドレイン電極
接続部を電源に接続することができる。

本発明半導体装置の重要かつ好適な実施例で
は、第２空乏層を第２ゲート電極に関連させる。
第２ゲート電極は、マトリツクスのすべての
JFET構造に共通となるように好適に構成されて
いる。後述するように、このような第２ゲート電
極は、ピンチオフ電圧を適切な値に調整するのに
用いることができる。これは、読取りの間の記憶
情報の検出に関連して特に重要である。

共通第２ゲート電極は、マトリツクスのすべて
のJFET構造のチヤネル領域の下側に延在する第
１導電形の共通サブストレート領域によつて適切
に形成することができる。この場合には、マトリ
ツクスの半導体構造は特に簡単かつコンパクトと
なる。

本発明半導体装置の他の好適な実施例では、ソ
ース電極領域とドレイン電極領域との間であつて
第１導電形の半導体区域上に、アクセス電極を自
己位置調整して設ける。これらアクセス電極は、
好適には、半導体材料の直線状細条であり、アク
セス電極の方向に交互に配置したJFET構造を、
誘導体分離の一形態、たとえば空気分離、Ｖ形
溝、沈下あるいは差込み酸化物によつて互いに分
離する。

本発明半導体装置の他の重要な実施例では、
JFET構造を実現するためには埋込み層は必要で
なく、製造の間のエピタキシヤル層の成長を避け
ることができる。この結果、製造効率がかなり良
くなる。この実施例では、JFET構造の少なくと
もチヤネル領域、第１導電形の半導体区域、主電
極領域は、オーバードーピングによつて得られ
た。

好適には、記憶場所からの情報を消去する間
に、アクセス電極の第１極性の消去パルスを用い
る。この場合、アクセス電極に容量的に結合され
た第１導電形の半導体区域上に、前記半導体区域
と、第１導電形に関係した自由電荷キヤリヤ源と
の間にパンチスルーが生じる電位が印加される。
第１極性とは逆の第２極性の書込みパルス、およ
びJFET構造の主電極領域の１つの情報信号によ
つて、第１導電形の半導体区域を、電荷キヤリヤ
の注入によつて、半導体区域とJFET構造のチヤ
ネル領域との間のpn接合が逆バイアスされて、
少なくとも記憶場所が選択されない状態でチヤネ
ル領域がピンチオフされる電位にする。アクセス
電極上の読取りパルスは、選択されたJFET構造
のチヤネルを流れる測定電流が第１導電形の半導
体区域の電荷状態すなわち情報内容に相当するよ
うな振幅および書込みパルスと同様の極性を有す
るのが好適である。

JFET構造は、アクセス電極と共通半導体本体
の選択ラインとに結合される電子手段、たとえば
少なくとも記憶場所を選択的に書込みおよび読取
りするための手段を具える制御手段と共に集積す
るのが好適である。

以下、本発明を一実施例および関連する図面に
基づいて説明する。

第１図は、本発明半導体装置の一部の線図的平
面図である。

第２図、第３図、第４図は、第１図のそれぞれ
の−線、−線、−線より見た半導体
装置部分の線図的断面図である。

第５図は、半導体装置の大部分の構造を線図的
に示す。

第６図は、半導体装置の記憶素子の等価回路図
である。

第７図、第８図、第９図は、それぞれワードラ
イン、ビツトライン、浮動ゲート電極すなわち記
憶場所に発生する動作電圧を示す。

この実施例は、ランダム・アクセス・メモリ
（RAM）に関するものである。この半導体装置
は、マトリツクスに配置した数個の記憶場所を有
する半導体本体１を具えている。このマトリツク
ス内では、情報を書込み、およびまたは記憶し、
およびまたは消去することができ、各記憶場所の
情報内容を読取ることができる。第１図〜第４図
に示す半導体装置の一部は、第１導電形の多数の
半導体区域２を有している。これら半導体区域
は、互いに分離されており第２導電形の領域３内
に延在している。本実施例では、連続するｎ形シ
リコン層３を用い、この層内にｐ形区域２を設け
る。ｐ形区域２は、情報表示電荷を蓄積するよう
に働き、この蓄積された電荷は、pn接合４に関
係した空乏領域によつて、半導体本体１の残りの
部分から分離される。前記空乏領域はそれぞれ、
接合形電界効果トランジスタ構造のチヤネル領域
を形成する領域３の一部と隣接する。ｐ形区域２
は、JFET構造のそれぞれソース領域５とドレイ
ン領域６との間のゲート電極として延在する。ソ
ース領域５およびドレイン領域６は、電界効果ト
ランジスタの主電極すなわち主電極領域を形成す
る。これら主電極領域は、チヤネル領域によつて
互いに接続されている。主電極間で測定したチヤ
ネル領域を経る電流路の抵抗は、特に、pn接合
４に関係する空乏領域の厚さに依存し、および空
乏領域の厚さによつて制御できる。

ｎ形領域３とｐ形サブストレート領域８との間
に形成されるpn接合７に関係する第２空乏領域
は、各チヤネル領域に隣接する。第２空乏領域の
厚さは、また、チヤネル領域を経る電流路の抵抗
に影響を与える。

ｐ形区域２をマトリツクスに配置する。本実施
例では、マトリツクスは２次元であり、多数の行
および列より成る。同一列に設けた半導体区域２
は、絶縁層１０によつて半導体領域２から分離し
た共通アクセス電極９に容量的に結合される。こ
のアクセス電極９は、第１選択に属するランダ
ム・アクセス・メモリのワードラインを形成す
る。

行の方向に、行選択ライン、すなわちビツトラ
イン１１（第２選択）が延在する。ビツトライン
１１を主電極の１つ、たとえば開口１２を経て
JFET構造のソース電極領域５に接続する。

このようにメモリは、ワードライン９とビツト
ライン１１のパターンを有している。これらライ
ンの交点に、ソース電極領域５を関連するビツト
ライン１１に接続したJFET構造が存在し、記憶
場所として働き且つゲート電極としてJFET構造
内に設けられている半導体区域２に、関連するワ
ードライン９を容量的に結合する。JFET構造の
ドレイン電極領域６は、すべて相互接続され、同
一の連続半導体領域６，６ａの一部を形成する。
この半導体領域６，６ａは、ワードライン９に平
行に延在する細条状部分６ａを有している。主電
極領域５および６の機能を交換することができ
る。すなわち、領域６，６ａを共通ソース電極と
して接続し、領域５をドレイン電極として接続す
る。

マトリツクスのJFET構造を、多数のグループ
に分割する。各グループは、ソース電極領域５に
接続された共通選択ラインすなわちビツトライン
１１を有している。同じグループのすべての
JFET構造は、異なるワードに属している。ワー
ドラインすなわちアクセス電極９の数は、共通ビ
ツトライン１１を有するグループに属するJFET
構造の数よりも多く、少なくとも同じでなければ
ならない。ワードラインのこの最小数で十分であ
る。

第２ゲート電極８は、マトリツクスのすべての
JFET構造に共通となるように構成する。ゲート
電極８は、マトリツクスのすべてのJFET構造の
チヤネル領域下側に延在する共通ｐ形サブストレ
ート領域である。

記憶素子のマトリツクス５１に加えて（第５
図）、半導体本体１は、ブロツク５２および５３
で示す制御論理機構および読取り機構をも具えて
いる。このためには公知の回路配置を用いること
ができる。ブロツク５２は、たとえば、多数のア
ドレス入力端子５４とデコーダとを具えている。
このデコーダによつて、ワードライン９がアドレ
スに対し割り当てられる。さらに、前記ブロツク
５２内には、メモリマトリツクス内の情報を読取
り、書込み、消去し、記憶するために、ワードラ
イン９に適切な信号を供給する手段を設ける。ブ
ロツク５３は同様に、前記作用のための適切な信
号をビツトライン１１へ、あるいはビツトライン
１１から取り出しあるいは供給する手段を具えて
いる。少なくとも１個の信号入力端子５５および
少なくとも１個の信号出力端子５６に加えて、ア
ドレス入力端子５４をも設けることができる。

マトリツクスの周辺、たとえば特に制御論理の
機構および構成は本発明の範囲とは関係がないの
で説明は省略する。ランダム・アクセム・メモリ
（RAM）は、ワード編制あるいはビツト編制する
ことができ、たとえばさらに他のメモリおよびま
たは論理を具える大きなアセンブリの一部とし
て、同一半導体本体に制御電子機構と共に集積す
ることができる。

本発明は、まず第１にメモリマトリツクス５１
自体に関するものであり、特に記憶素子の構造に
関するものである。前記マトリツクスは、この記
憶素子により構成される。第６図は、ワードライ
ン９と、ビツトライン１１と、これらラインの交
点にある記憶素子とを有する等価回路図を示す。
記憶素子は、ソース電極５と、ドレイン電極６
と、コンデンサＣを経てワードライン９に結合し
た第１ゲート電極すなわち記憶場所２と、共通サ
ブストレートにより形成した第２ゲート電極８と
を有する接合形電界効果トランジスタとして示
す。

ワードライン９は、ワードラインを駆動および
制御する手段６１に接続されている。ビツトライ
ン１１もまた、駆動および制御手段６２に接続さ
れている。さらに出力端子６３が示されており、
出力端子６３と駆動および制御手段６２との間に
抵抗６４が設けられている。必要ならば、抵抗６
４と並列に、あるいは抵抗６４の代りに（電子）
スイツチを用いることもできる。このスイツチ
は、ビツトライン１１に電圧が印加されると閉
じ、電流の形でのビツトラインにおける情報が出
力端子６３を経て読取られると開く。

ワードラインおよびビツトラインに供給される
電圧は、本実施例では図示のようにアース電位が
選ばれる一定基準レベルすなわち零レベルに対し
て表わすことができる。以後説明される他の電圧
も、前記基準レベルに対して表わされる。

動作中に使用される電圧は、特に半導体区域２
とサブストレート８との間のパンチスルー電圧に
依存している。パンチスルー電圧は、半導体領域
３の厚さおよびドーピングに基づいている。パン
チスルー電圧は、たとえば約10ボルトとすること
ができる。ドレイン電極領域６を、たとえば＋５
〜＋10ボルトの電圧源に接続することができる。
供給電圧は、ビツトラインに発生する最大電圧よ
りも大きいか、あるいはこれに等しくなるように
選ぶ。このため、JFET構造の主電極は、動作
中、機能を相互に変えることができない。さら
に、約−２ボルトの電圧をたとえば共通サブスト
レートに供給する。電源への接続６５は、第１図
および第２図に線図的に示されている。これら図
では、出力端子６３もまたビツトライン１１の１
つに対し線図的に示されており、第２図では共通
サブストレートへの接続６６が線図的に示されて
いる。

選択されない状態すなわち静止状態では、０ボ
ルトの電圧が、ワードライン９およびビツトライ
ン１１に供給される。第７図は、消去、書込み、
読取りのような種々の機能あるいは作用のために
種種の瞬時にワードライン９に印加しうる電圧レ
ベルを示す。第８図は、ビツトライン１１におい
て対応する瞬時での電圧レベルを示し、第９図
は、半導体区域２における関連電圧を示す。

約−15ボルトの電圧パルス８１を、選択したワ
ードライン９にあるいはすべてのワードライン
に、同時にあるいは連続的に供給することができ
る。すべてのビツトラインを０ボルトに保つ。容
量Ｃで表わされる容量性結合のために、ワードラ
インに結合した半導体区域２は、ワードラインの
電圧に従おうとする。しかし、パンチスルー電圧
を越えて、その結果電荷キヤリヤ、この場合には
ホールがサブストレートから半導体区域２へ流れ
る。半導体区域２の電圧は、サブストレート８の
電圧とは10ボルト異なり、したがつて半導体領域
２の電圧は、８２で示すように約−12ボルトとな
る。

次に、ワードライン９の電圧が０ボルトに減少
すると、半導体区域２の電圧は、この半導体区域
と、特にビツトライン１１に接続されたソース電
極領域５との間のpn接合４が順方向となるまで
従う。その結果、電荷キヤリヤ（ホール）が半導
体区域内に注入され、ビツトラインを経て排出さ
れおよびまたはサブストレートによつて集められ
る。コレクタ領域２の電圧は、ビツトライン電圧
以上の拡散電圧すなわち限界電圧Vjの値に達す
る。その結果、電荷キヤリヤの注入はもはや行な
われない。シリコンSiに対する前記限界電圧すな
わち接合電圧Vjは、たとえば0.6〜0.7ボルトであ
る。半導体区域２は８３で示される基準電圧に充
電され、前述のすべての情報（もしあれば）が消
去される。

このように半導体区域２に印加される基準電圧
は、情報信号として用いるにはあまり適していな
い。その理由は、これらの電圧ではJFET構造の
チヤネルが開き、このためチヤネルを経てビツト
ラインに電流が流れるからである。したがつて、
約＋10ボルトの電圧パルス８４が選択されたワー
ドラインに供給される。半導体区域２から過剰な
電荷キヤリヤが再び流れ、ビツトラインの電圧が
変化せずに０ボルトに保たれているならば、ワー
ドラインの電圧パルスが終了した後に、半導体区
域２の電圧は約（−10＋Vj）ボルトとなる。ワ
ードラインにおける10ボルトの書込み電圧パルス
８４の値は、次のように選ぶ。すなわち、半導体
区域２での（−10＋Vj）の電圧は、選択されな
い状態で供給された電圧および読取りのためにワ
ードラインに供給された電圧の両方で、JFETの
チヤネルをピンチオフに保持するに十分となるよ
うにする。本実施例では、このピンチオフ電圧は
約−2.5〜−３ボルトである。負の側では、半導
体区域２は次のような事実によつて制限される。
すなわち、書込みパルスが終了した後、サブスト
レート８へのパンチスルーの発生のために、半導
体区域２の電荷状態が変化することが阻止される
という事実である。

半導体区域２の電荷状態は、表わされるべき情
報のための０レベルとして用いるのに適してい
る。２進論理情報を用いる場合には、前記レベル
はたとえば論理０を示す。

前述の説明ではサブストレート８に形成した第
２ゲート電極が、電荷キヤリヤの源すなわちスト
ア（store）としてのみ機能することに注意すべ
きである。したがつて、第２ゲート電極をサブス
トレートとして形成すること、およびチヤネル領
域の下に延在させることは必要でない。各半導体
区域２の近辺に、区域２内の多数キヤリヤを形成
するのと同一種類の電荷キヤリヤ源（前記半導体
区域からは分離されている）を設ける場合に十分
である。この電荷キヤリヤ源は、消去の間は一時
的に半導体区域２に接続されて必要な電荷キヤリ
ヤを供給し、必ずしも必要ではないが好適には、
区域２により注入された電荷キヤリヤをその後に
吸収することもできる。

書込みの間、および消去と書込みとの間に、選
択されたワードラインのJFET構造の少なくとも
すべてのチヤネルが開き、したがつてこれらチヤ
ネルを電流が流れる。このことが不必要な場合お
よび不必要である限りにおいては、ドレイン電極
領域６と電圧源との間の接続を、前記１つの期間
あるいは複数の期間の間、中断させることができ
る。この期間の間に、ドレイン電極領域６には、
低い正電圧すなわち０ボルトを供給することがで
きる。書込みの後、＋５〜＋10ボルトの供給電圧
が再び接続される。

第７図は、読取りパルス８６を示す。このパル
スの電圧はたとえば約＋５ボルトである。第９図
は、半導体区域２の電圧が、約（−５＋Vj）ボ
ルトであるレベル８７に従うことを示している。
少なくとも論理２進情報を用いる場合には、０お
よび１である読取りパルスは、この場合選択され
たJFET構造のチヤネルが閉じたままとなるよう
に選ぶ。したがつて、電圧レベル８７は、本例で
は約−２ボルトであるピンチオフ電圧よりも負で
ある。

アナログ情報を用いる場合には、読取りパルス
８６は次のように選ぶのが好適である。すなわ
ち、レベル８７がピンチオフ電圧に等しく、その
ためチヤネルを電流が流れず、あるいはチヤネル
を流れる非常に小さな電流が測定されるようにす
る。読取られるべき情報に対しては、すなわちビ
ツトラインの読取り信号に対しては、０レベルは
０電流あるいは非常に小さい電流に対応する。

最低情報レベルの他に、特に論理１を表わすこ
とのできる最高情報レベルを書込みおよび読取る
ことができなければならない。第７図は、この目
的のために、他の消去パルス８１、書込みパルス
８４、読取りパルス８６を示す。

消去の間に、半導体区域２の電圧は、レベル８
２を経てレベル８３に再び変化する。この場合、
書込みパルス８４は、ビツトラインに存在するた
とえば＋５ボルトの電気情報信号１８７と少なく
とも部分的に一致している。ビツトラインに書込
まれる情報信号は、少なくとも書込みパルスが終
了するまで保持される。半導体区域２の電圧は、
書込みパルス８４の間、約（＋５＋Vj）ボルト
のレベルに従う。書込みパルス８４が終了した
後、半導体区域２の電圧８９は約（−５＋Vj）
ボルトである。存在すべき最大情報信号１８７の
値は、次のように選ぶのが好適である。すなわ
ち、レベル８９が少なくともピンチオフ電圧に等
しく、その結果各書込み情報内容を有するJFET
構造のチヤネルが、選択されない状態でピンチオ
フされるようにする。書込み情報内容は、最低レ
ベルと最高レベルとの間のすべての値をとること
ができるビツトラインに存在する電気信号に相当
している。したがつて、メモリは、２進動作およ
びアナログ動作に対して用いることができる。

続いて発生する＋５ボルトの読取りパルス８６
によつて、半導体区域２の電圧は、＋Vjボルトの
レベル９０にほぼ従う。JFET構造のチヤネルは
開いており、ビツトラインを電流が流れ、および
またはビツトラインに電圧変動が生じ出力端子６
３にパルス９１を検出することができる。電圧レ
ベル９０は、選択状態での最大情報内容に対し、
半導体区域２が、好適には電荷キヤリヤの注され
る状態にはならないようなものとする。したがつ
て、半導体区域２の電荷状態は変化せず、情報を
保持する。読取りは非破壊的に行なわれる。この
ことの利点の１つは、第６図に示すものとは対照
的に、ビツトラインを流れる電流を他の公知の方
法で検出するならば、読取りパルス８６に対する
マツチング長さすなわち期間を選択することによ
つて、出力信号を広い制限内で所望値に適合させ
ることができることである。また、電荷量を表わ
す記憶情報が非常に小さい場合であつても、容易
に検出しうる出力信号を得ることができる。した
がつて、半導体区域２の電荷蓄積容量Ｃを比較的
小さくすることができる。

上述の説明では、容量６に対し漂遊容量の影響
は無視することができることに注意すべきであ
る。漂遊容量は、たとえば、第１ゲート電極と、
空乏領域に結合した隣接ソースおよびドレイン領
域との間の容量である。前記空乏領域は、半導体
本体１の残りの部分から分離された半導体区域２
の情報内容を保持する。実際には、容量Ｃおよび
この容量に直列に接続された漂遊容量を経てわず
かな程度に分圧されるので、種々の電圧レベルは
わずかに影響を受ける。

パルス間の連続および時間隔を前述したところ
のものと異ならせることができることは、種々の
パルス間の破線によつて第７，８，９図に示す。
特に、２つの書込み動作の間に、数個の読取り動
作を実行することができる。これは、実際には読
取りが非破壊的であるからである。実際に起こる
ことは、たとえば空乏層に電荷キヤリヤが発生す
ることによつて、半導体区域２に蓄積された電荷
が長い実行の間に漏れることである。漏れが生じ
る結果、最低情報レベル８５および最高情報レベ
ル８９の両方は、正方向にシフトする。最低レベ
ルすなわち０レベルに対し、このことは、読取り
パルス間にレベル８７がピンチオフ電圧付近に
来、および不所望なチヤネル電流が測定されるこ
とを意味している。最高レベルすなわち論理レベ
ル１に対し、このことは、レベル８９がピンチオ
フ電圧以上に上昇して、選択されない状態でチヤ
ネル電流が流れるようにすることができることを
意味している。したがつて特に、所望の記憶時間
内に漏洩によつてチヤネルが開かれることを阻止
するためには、レベル８９はピンチオフ電圧から
十分な距離にあるようにする。漏洩の他の結果
は、レベル９０が＋Vjボルトより大きくなろう
とすることである。読取りパルス８６の間に、半
導体区域２から電荷キヤリヤが注入されて、レベ
ル９０が保持される。読取りパルス８６が終了し
た後に、情報レベル８９が、（−５＋Vj）ボルト
の元の値に復帰する。しかし、このようなレベル
の復帰は、論理１レベルのときのみ生じ、論理０
レベルでは生じない。

上述したことに関連して、長時間記憶されるべ
き情報が平均時間内に所望情報を規則的に再書込
みすることが必要である。記憶情報を読取る必要
のない期間内にホール（fall）するように再書込
みが生じる瞬時を選ぶことは多くの場合可能であ
る。

消去、書込み、読取りはワード毎に行なわれ
る。ビツト構成メモリに対しては、個々のビツト
を選択する可能性は、ブロツク５３中に設けられ
る。

ビツトラインに生じる電圧を、無選択ワードに
おける半導体区域２の電圧よりも小さくせいぜい
Vjボルトにして、前記ワードに記憶された情報
が影響を受けないようにすることがさらに重要で
ある。実際にはこれら電圧では、半導体区域２と
ソース電極領域５との間のpn接合はカツトオフ
状態にあり、あるいは少なくとも注入状態ではな
い。さらに、選択されないワード（したがつてワ
ードライン電圧が０ボルトのワード）において
は、すべてのチヤネルはピンチオフされており、
これらチヤネルを経てのビツトラインの影響が無
いようにすることができる。ビツトラインに生じ
る電圧が第２ゲート電極の電圧よりも常に大き
く、あるいは第２ゲート電極の電圧よりも小さく
ともせいぜいVjボルトである限りは、第２ゲー
ト電極８からビツトラインへはほとんど電流が流
れない。

前述したように、電荷の蓄積量はかなり小さく
することができる。その理由は、たとえば公知の
1MOST／ビツト・メモリ（1MOST−per−bit−
memories）における場合のように、前記蓄積量
それ自体が読取られないからである。これは本発
明において、16K以上の記憶場所を有する非常に
大きなメモリにたとえば特に適する非常にコンパ
クトな要素すなわち記憶素子に達するために利用
される。

特に、半導体本体内に存在する記憶場所と半導
体上に設けた絶縁アクセス電極すなわちワードラ
インとの間の容量性結合のみの適用が、比較的小
さな記憶場所を有するコンパクトな構造を可能に
する。記憶場所として機能する半導体区域との直
接的な接触を避けることによつて、前記半導体区
域のための接点開口は必要でない。半導体区域２
上は、絶縁層１０で完全に閉じる。さらに、誘電
体媒体としての絶縁層１０との容量性結合の結
果、メモリ容量Ｃの漂遊容量との間の比は好適と
なる。さらに、メモリ容量Ｃは小さな漏洩を示
す。記憶場所を形成する半導体区域２は、ワード
ラインによつて完全にあるいはほぼ完全に覆われ
た非常に小さい区域に制限することができる。

さらに、半導体本体１の隣接部３の導電形とは
反対の導電形の表面区域２によつて、実施例のよ
うに記憶場所が好適に形成される。

本発明に基づく記憶場所マトリツクスの他の好
適な性質は、行および列の２次元配列に対し、一
方向における１組のアクセス電極すなわちワード
ラインの他に、前記１方向を横切る他の方向に配
置した１組の選択ラインすなわちビツトラインの
みが必要とされることである。JEET構造は電圧
源のために第３接続部を有しているが、この第３
接続部はすべてのJFET構造に共通となるように
容易に構成することができ、半導体本体１内に設
けることができる。この共通主電極は、たとえ
ば、ｐ形エピタキシヤル層すなわち埋込み層の形
での第２ゲート電極を有する共通ｎ形サブストレ
ートとして構成することができる。前記第２ゲー
ト電極は、JFET構造のチヤネルの端部領域で、
開口すなわち中断部を有し、この開口を経てｎ形
チヤネルをｎ形サブストレートに接続する。この
場合、ｎ形チヤネルは、たとえばｐ形第２ゲート
電極を設けた後に成長させたｎ形エピタキシヤル
層の一部を形成する。表面から延在する深いｐ形
接点領域によつて、好適な場所たとえばマトリツ
クスの縁部において第２ゲート電極を接続するこ
とができる。しかし、共通主電極は、アクセス電
極すなわちワードラインにほぼ並行に延在する細
条６ａを有する表面領域として形成するのが好適
である。この共通主電極には、マトリツクスの縁
部で、導電接続部（図示せず）を設けることがで
きる。必ずしも必要ではないが好適には、共通主
電極はJFET構造のドレイン電極を構成して、
JFET構造がソースホロワとして配列されるよう
にする。

したがつてマトリツクス内では、１種類の接点
開口のみ、すなわちビツトライン１１のソース電
極領域５への接続のための開口１２が必要であ
る。その結果、１個の記憶素子あたりの接点開口
の数を、値0.5に容易に減少することができる。
コンパクトなメモリマトリツクスを得るために
は、前記小さな値は特に好適である。

アクセス電極すなわちワードラインに並行な方
向に交互に配置したJFET構造は、一形態の誘電
体分離、たとえば空気分離、あるいはＶ形溝、あ
るいは絶縁材料で満たされた溝を用いることによ
つて、互いに好適に分離する。この方向での誘電
体分離は次のような重要な利点を有している。記
憶場所すなわち半導体区域２は関連するソース電
極領域の周囲に閉じた形状で環状あるいは他の方
法で設ける必要がないことである。誘電体分離に
よつて、チヤネル領域を小さな半導体区域の下側
に容易に制限することができる。このチヤネル領
域は小さいにもかかわらずチヤネル電流を完全に
制御する。この場合、アクセス電極すなわちワー
ドライン９は、ソース電極領域５とドレイン電極
領域６との間であつて記憶場所すなわち半導体区
域２上に、ほぼ直線上の細条として、および自己
位置合わせ状に（self−aligned manner）構成す
ることができる。

アクセス電極すなわちワードライン９は、絶縁
層上に半導体材料の自己位置合わせされた細条と
して好適に構成することができ、誘電体分離は細
条２１（第１図〜第４図）によつて得られる。こ
れら細条は、アクセス電極すなわちワードライン
９に対し横方向に延在し、細条の厚さの少なくと
も一部にわたつて半導体本体１内に埋つている。
分離細条２１は、サブストレート８の方へ下方に
好適に延在する。必要ならば、チヤネルストツパ
〔channel stopper〕（図示せず）を分離細条２１
の下側に設けることができる。あるいはまた、た
とえば、少なくとも半導体区域２の深さよりも大
きい深さに延在する分離細条を用いることができ
る。この分離細条は、ｐ形区域、すなわち分離細
条の下側に配置され、サブストレートに対しｐ形
材料の１つのアセンブリを形成する領域に隣接し
ている。分離細条は好適にほぼ完全に絶縁材料よ
り成り、半導体本体の局部酸化によつて得られ
る。前述の変形した実施例を得ることのできる方
法は、米国特許第3783047号明細書に示されてい
る。この方法を本願明細書において参照する。

実施例では、ｎ形領域３（第１図〜第４図）
は、絶縁細条２１によつて占められる開口を有す
る格子すなわちグリツドを形成する。このｎ形格
子は、横方向に一定の距離で相互接続された並行
に延在する細条６ａより成る。横方向接続部はそ
れぞれ、横方向接続部の中心に共通ソース電極領
域５を有する２個のJFET構造に対し間隔を与え
る。前記共通ソース電極は、下側に配置された記
憶場所を有する２本のワードライン間の反対方向
に位置する側で取り囲まれている。この実施例
は、非常に小さな構造を可能にし、すでに実際に
試験された製造方法に用いることができる。表面
が小さいこと、および他の生産にすでに用いられ
ている製造方法の使用は、生産高したがつて原価
に望ましい影響を及ぼす。

本発明を利用する場合、埋込み層は必要でな
く、エピタキシヤル層の成長を避けることができ
ることは、製造および原価の関連で重要である。
したがつて、本発明装置は、ドーピング処理によ
つて、たとえば反対導電形のサブストレート領域
８に活性剤を注入およびまたは拡散することによ
つて得られた共通層状領域３を有するのが好適で
ある。この場合には、サブストレート領域の表面
からのオーバードーピング（overdoping）によ
つて得られる。ドーピングは、イオン注入法によ
り行なうのが好適である。

さらに、格子の形状を有する層状ｎ形領域３に
活性剤を注入することによつて得られるｐ形表面
層の部分として、半導体区域２が好適に得られ
た。前記部分は、互いに分離されており、半導体
表面に隣接している。連続アセンブリとしてもと
もと与えられたｐ形表面層は、ドーピング処理に
よつて互いに分離される半導体区域２に好適に細
分する。前記ドーピング処理では、ワードライン
はマスクとして働き、より高濃度にドープされた
ｎ形ソースおよびドレイン電極領域５，６，６ａ
が得られた。これと関連して、前記高濃度にドー
プした電極領域は、ｐ形半導体区域２の深さを越
える深さを好適に有している。

第１ゲート電極２とは反対側に、第２ゲート電
極は、JFET構造のチヤネル領域の同一部分に好
適に隣接する。この場合には、JFET構造のピン
チオフ電圧を適当な値に調整するために、第２ゲ
ート電極を用いることができる。この調整は、マ
トリツクスのすべてのJFET構造に共通となるよ
うに行なうことができる。第２ゲート電極は相互
接続するのが好適であり、望ましい構造は、マト
リツクスのすべてのチヤネル領域および記憶場所
２の下側に延在する共通ゲート電極８によつて第
２ゲート電極を形成する形状である。前記共通ゲ
ート電極は、絶縁層によつて半導体区域より分離
した導電層とすることができ、すなわち本実施例
では、メモリに必要な電荷キヤリヤの源すなわち
ストアを同時に形成することのできる共通サブス
トレート領域８として形成することができる。

ピンチオフ電圧の調整の可能性を組み入れるこ
とは、パンチスルー電圧およびメモリにパンチス
ルー電圧を用いることに特に関連して利点があ
る。

たとえばメモリに必要な半導体本体の面積に関
連して、電荷キヤリヤ源は、チヤネル領域の上側
の半導体表面ではなく、チヤネル領域の下側であ
つて第１ゲート電極２の反対側に設けるのが好適
である。この場合、電荷キヤリヤ源に対する第１
ゲート電極２のパンチスルー電圧は、半導体区域
２に関連した空乏層を有するJFET構造のチヤネ
ル領域をピンチオフするために必要なピンチオフ
電圧よりも通常は十分大きくない。それにもかか
わらず、半導体区域２の情報内容を変えることな
く、言い換えればパンチスルー電圧を越えること
なく、前記チヤネル領域をピンチオフすることが
できることは、所望な動作にとつて重要である。
本実施例では、約10ボルトのパンチスルー電圧か
ら開始される。この場合、ピンチオフ電圧はわず
かに低く、たとえば約−９ボルトである。特に、
製造途中で、層厚さおよびまたはドーピング濃度
の拡がりが生じる場合には、前記１ボルトの差は
信頼動作のためには非常に小さい。しかし、チヤ
ネル領域が第２ゲート電極８によつて反対に配置
された側すなわち下側からわずかに押し付けられ
る場合には、チヤネル領域を完全にピンチオフす
るために第１ゲート電極に必要とされる電圧はか
なり小さくなる。空乏層の厚さは、空乏層に発生
する逆電圧からの平方根にほぼ比例する第１近似
であるため、JFET構造のピンチオフ電圧は、本
実施例におけるようにpn接合７にわたる２ボル
トの電圧で約９ボルトから２〜３ボルトに減少す
る。

２進情報を用いる場合には、ピンチオフ電圧お
よび読取りパルス８６の値の調整を互いに簡単に
調和させて、その結果生じるピンチオフ電圧を電
圧レベル８７と９０との間に好適に存在させるこ
とができ、このため０と１との間に良好な判別が
得られる。第９図では、選択されたピンチオフ電
圧のレベルを破線９２で示す。このレベルは、論
理０のレベルと論理１のレベル９０とのほぼ中間
にある。

情報を消去する際に半導体区域２に供給される
電荷キヤリヤは、放射線の吸収の結果、ｎ形領域
に電荷キヤリヤを発生させることによつても得る
ことができる。しかし、これは半導体メモリに対
しては特に興味のある手段ではない。一般に、消
去は電気的に良好に行なうことができる。この電
気的な方法では、半導体区域２からのパンチスル
ーによつて到達しうる必要電荷キヤリヤの源すな
わちストアが半導体本体内に得られる。半導体装
置は、通常光学的に密閉した囲いの中に組立てる
のが好適である。光学的に密閉した囲いは、この
関連では、少なくとも半導体本体が感応する波長
範囲の放射線をほとんど通さず、電荷キヤリヤを
発生する間に放射線が吸収される囲いを意味して
いる。ランダム・アクセス・メモリ（RAM）で
説明した実施例は、互いに交差し、接合形電界効
果トランジスタ構造を具える半導体記憶素子に交
差点で結合されたワードライン９およびビツトラ
イン１１のシステムを有している。各JFET構造
は第１主電極５と第２主電極６および中間チヤネ
ル領域を有している。この中間チヤネル領域で
は、第２ゲート電極で好適に結合した第１ゲート
電極２および電荷キヤリヤ源８は、チヤネル領域
に隣接しており、障壁によつてチヤネル領域から
分離されており、ゲート電極の電位がチヤネルの
導電率を制御する。各JFET構造のゲート電極の
１つは、浮動電位を有し、この浮動電位の値は、
選択されたワードラインおよびビツトラインに供
給することのできる書込み電圧および消去電圧の
制御のもとで、情報信号を表わすことができる。
さらに、JFET構造に蓄積される情報を消去する
ための手段を設け、選択された記憶素子に情報を
書込むための手段を設ける。消去手段は、第１浮
動ゲート電極と電荷キヤリヤ源との間にパンチス
ルーを生じさせるように、選択されたワードライ
ンに電圧を供給する手段を具え、書込み手段は、
選択された記憶素子のチヤネル内の第１浮動ゲー
ト電極の電荷キヤリヤの注入が生じる選択された
ワードラインおよびビツトラインに電圧を供給す
る手段を具えている。ワードラインをそれぞれ
JFET構造の行あるいは列の第１浮動ゲート電極
に容量的に結合する。

メモリマトリツクスは、制御手段（論理）と共
に、共通半導体本体に集積する。

ワードラインを、記憶素子のみに容量的に結合
する。したがつて、ワードラインにおける電圧の
直流電圧レベルは、少なくとも広い制限内では、
メモリセルの動作には影響を及ぼさない。このこ
とは、メモリに対する周辺電子構造を設計するに
あたり、非常に大きな自由度を与える。必要なら
ば、周辺電子構造にバイポーラ技術を用いること
もできる。制御手段を含む周辺電子構造は、
MOST技術によつて好適に実現される。

必要とされる周辺電子構造に関連して、読取
り、書込み、消去における実現可能な速度と同様
に、ワードラインおよびビツトライン上の必要な
電圧パターンが比較的簡単でなければならないこ
とは重要である。選択されたワードラインおよび
ビツトラインにのみ電圧変動が発生し、選択され
ないラインの電圧が変動する必要なしに、選択さ
れないおよび半分選択された記憶素子（half−
selected cell）の情報内容が影響されずに保持さ
れ、さらに、選択されないおよび半分選択された
記憶素子のJFET構造のチヤネルはほぼピンチオ
フ状態に保たれる。

第７図に示すように、書込みパルス８４の電圧
レベルすなわち振幅は、読取りパルス８６の電圧
レベルすなわち振幅よりも大きいのが好適であ
る。しかし、このことは必ずしも必要ではない。
論理０および論理１をそれぞれ表わすビツトライ
ンの電圧レベルが適合する場合には、書込みパル
スを小さくすることができる。たとえば、第８図
のレベル９３が約−2.5ボルトに減少し、レベル
８７がたとえば０ボルトに設定される場合には、
読取りパルス８６と同様に大きい＋５ボルトの書
込みパルスで十分である。この場合、レベル８５
は約−7.5ボルトとなり、レベル８７は約−2.5ボ
ルトとなる。レベル８８はレベル８３に等しくな
り、レベル８９および９０は不変である。ピンチ
オフ電圧は、第２ゲート電極８の電圧によつて、
−2.5ボルトと＋Vjボルトとの間に調整される。

前述の実施例半導体装置は、半導体技術で従来
使用されている製造方法によつて製造することが
できる。ｐ形シリコンサブストレート８は、たと
えば、約10¹⁸原子／cm³の濃度でホウ素をドープす
る。ｎ形層３は、たとえば10¹⁵〜10¹⁶原子／cm³の
ドーピング濃度でエピタキシヤル層を成長させる
ことによりたとえば得られる。半導体本体に製造
に必要なすべての高温処理を施した後は、ｎ形層
３の最終的な厚さはたとえば２μｍである。ｎ形
層は、分離領域によつて互いに分離された多数の
部分に公知のように細分することができる。前記
分離領域は、ｐ形材料あるいは絶縁材料より形成
することができるが、たとえばこれら材料の組合
わせから形成することもできる。メモリマトリツ
クス用に予定した半導体本体部分では、たとえば
半導体本体の局部酸化によつて、約34μｍ×10μ
ｍの分離細条を設ける。酸化物細条の厚さは、た
とえば約２μｍである。知られているように、酸
化物細条が半導体本体内にそれらの厚さはほぼ通
して差し込まれるように、酸化物細条を設けるこ
とができる。この場合には、酸化物細条はサブス
トレート８に達する。酸化物細条の深さを小さく
選ぶ場合には、サブストレート内に延在するｐ形
領域を、たとえば前述の米国特許第3783047号明
細書に開示されているように、酸化細条の下側に
設けることができる。メモリマトリツクス用に予
定された半導体本体の部分では、ｎ形領域はその
結果、サブストレート内に延在する分離細条を取
り囲む連続格子すなわちグリツドの形状を有して
いる。

格子形状のｎ形領域３は、異なる方法で得るこ
ともできる。多くの場合、まず最初に絶縁細条２
１を有するｐ形本体を設け、次にオーバードーピ
ングによつて好適にはイオン注入法によつて前記
ｐ形本体内に格子形状のｎ形領域３を設けるのが
好適である。

次に、格子形状ｎ形領域３の表面層を、イオン
注入およびまたは拡散によつてｐ形材料に好適に
変換する。前記ｐ形表面層の深さはたとえば0.5
〜１μｍであり、表面濃度はたとえば約10¹⁸原
子／cm³である。

半導体本体表面に存在する絶縁層、たとえば厚
さが約0.1μｍの酸化シリコン層１０に、ワード
ラインを形成する導電細条９を設ける。細条９の
幅はたとえば約10μｍであり、細条の相互間隔は
たとえば12〜14μｍである。ワードラインは、耐
熱金属たとえばモリブデン、あるいは多結晶シリ
コンで形成することができる。細条の厚さは、た
とえば約0.5μｍである。

ｎ形領域５および６，６ａが得られるドーピン
グ処理においては、ワードライン１０をマスクと
して用いることができる。必要ならば、ワードラ
イン９によつて覆われない前述の酸化層の部分を
最初に除去することができる。ｎ形領域５および
６，６ａの表面濃度はたとえば10¹⁹〜10²¹原子／
cm³であり、前記領域の深さはたとえば約1.5〜２
μｍである。この場合における前記深さは、ｐ形
表面層の厚さよりも大きくなければならないが、
実際的ではない。たとえば、領域５および６，６
ａを、表面層３を経てサブストレート領域８内に
延在させることができる。この場合、ｐ形材料と
ｎ形材料ととの間のpn接合７は、第２図に示す
ように平坦ではなく湾曲している。このpn接合
は、領域５および６，６ａにより形成されたｐ形
サブストレート領域内のｐ形材料のふくらみに沿
つている。

前記ドーピング処理を行なつた後の構造は、互
いに分離され、ワードラインの下側に正確に配置
され、ワードラインに容量的に結合されるｐ形区
域２を有している。

半導体表面およびワードライン９は、たとえば
約１μｍ厚さの絶縁層１３で普通に被覆すること
ができる。前記絶縁層内には、電極領域に接触さ
せるための、たとえば６μｍ×６μｍの開口を設
けることができる。同時に、ｎ形細条６ａを接触
させるための開口を１以上の適切に選んだ場所に
設けることができ、必要ならばワードライン９を
接触させるための開口も設けることができる。細
条６ａおよびワードライン９に対する接点開口は
図示していないが、たとえばメモリマトリツクス
の縁部付近に設けることができる。

次に、たとえばアルミニウムの導電層を設け、
この導電層からたとえば約８μｍ幅でビツトライ
ン１１を得ることができる。

本発明半導体装置を公知の製造工程の種々の組
合わせで製造できることは明らかである。これら
の組合わせでは、たとえば特に所望の電気的仕様
に関して適合した選択を行なうことができる。多
くの場合には、半導体本体に共に集積されるべき
制御論理電子回路および読取り電子回路に対して
は余分の製造工程は必要でない。種々の領域の侵
透深さ、および特にpn接合４と７との間の距
離、およびドーピング濃度、およびまたは濃度分
布を、所望特性に適合させることができる。この
所望特性において、特にJFET構造のチヤネル領
域のドーピングが、用いられるべき整合動作電圧
に影響を及ぼす。特に、サブストレート領域８に
対して選ばれるドーピング濃度（このドーピング
濃度は他方では動作電圧に影響を及ぼす）を、制
御電子構造に課されるべき要求によつて特に決定
することができる。たとえば局部ドーピングによ
つてｎ形領域３が得られる場合には、たとえば制
御論理をMOST技術でｐ形サブストレート８内
に設けることができ、さらにドーピング濃度が十
分に小さいものとすれば、積分されるべきMOS
トランジスタの領域に少なくとも設けることがで
きる。当業者によれば、入手しうる多くの文献お
よび侵透とドーピングの深さの前述した指摘によ
つて本発明の範囲から離れることなく、前述した
ようなあるいはその他の変形を考案することがで
きる。したがつてさらに他の変形を説明すること
はしない。

したがつて、本発明は上述した実施例に限定さ
れるものではない。たとえば、シリコン以外の半
導体材料たとえばＡ−Ｂコンパウンドを用い
ることもできる。さらに、実施例における導電形
を交換することもできる。この場合、動作電圧は
もちろん適合される。他方、動作電圧の値は一例
として決められたものであり、比較的任意に選ば
れる。パンチスルー電圧は、ドーピングおよび２
個のゲート電極間の距離に基づいて、たとえば５
ボルトとすることができる。この場合、種々の他
の電圧値を小さくなるように選ぶことができる。
このことは、大きなメモリにおいては特に有益で
ある。

【図面の簡単な説明】

第１図は本発明半導体装置の一部平面図、第２
図、第３図、第４図は第１図のそれぞれ−
線、−線、−線断面図、第５図は半導体
装置のブロツク線図、第６図は半導体記憶素子の
等価回路図、第７図、第８図、第９図はそれぞれ
ワードライン、ビツトライン、記憶場所に発生す
る動作電圧を示す図である。 １……半導体本体、２……半導体区域、３……
ｎ形シリコン層、４，７……pn接合、５……第
１主電極、６……第２主電極、８……ｐ形サブス
トレート領域、９……ワードライン、１０……絶
縁層、１１……ビツトライン、１２……開口、２
１……分離細条、５１……マトリツクス、５２…
…制御論理機構、５３……読取り機構、６１，６
２……駆動制御手段。

Claims (1)

1. 【特許請求の範囲】 １ マトリツクスに配置した複数個の記憶場所を
   具える半導体装置であつて、各記憶場所は第１導
   電形の半導体区域を有し、この半導体区域は第１
   導電形とは反対の第２導電形の領域内に延在し、
   前記半導体区域は情報表示電荷を蓄積する働きを
   し、蓄積された電荷は前記半導体区域と第２導電
   形領域との間に存在する第１空乏層によつて半導
   体本体の残りの部分から分離され、前記の半導体
   装置が更に複数個の電界効果トランジスタ構造を
   具え、各電界効果トランジスタ構造がソース主電
   極領域と、ドレイン主電極領域と、これら主電極
   領域間に延在するチヤネル領域とを有し、前記の
   電界効果トランジスタ構造の各々が第１導電形の
   前記の半導体区域の１つと共働することにより、
   前記の第１空乏層がこの電界効果トランジスタ構
   造の前記のチヤネル領域に隣接するとともに、こ
   の電界効果トランジスタ構造の前記の２つの主電
   極領域間で測定した、前記のチヤネル領域を通る
   電流路の抵抗値が、第１導電形の前記の１つの半
   導体区域に蓄積された情報内容によつて制御され
   うるようになつており、前記の複数個の電界効果
   トランジスタ構造の各々の前記のチヤネル領域が
   第２空乏層に隣接し、前記の２つの主電極領域間
   の前記の抵抗値がこの第２空乏層の厚さにも依存
   するようになつており、この第２空乏層が前記の
   各電界効果トランジスタ構造の第２ゲート電極と
   関連している半導体装置において、前記の複数個
   の電界効果トランジスタ構造の各々の主電極領域
   の１つを前記の複数個の電界効果トランジスタ構
   造のうちの他の電界効果トランジスタ構造の対応
   する主電極領域に接続し、各記憶場所の第１導電
   形の半導体区域を、前記の複数個の記憶場所のう
   ちの数個の記憶場所に共通なアクセス電極に容量
   的に結合し、このアクセス電極は中間絶縁層によ
   り第１導電形の前記の半導体区域から分離し、第
   １極性の消去パルスを選択されたアクセス電極に
   供給する手段を設け、これら消去パルスにより、
   前記のアクセス電極に容量的に結合された第１導
   電型の半導体区域に、これら半導体区域と選択さ
   れた電界効果トランジスタ構造の第２ゲート電極
   との間にパンチスルーが発生する電位を印加する
   ようにし、前記第１極性とは反対の第２極性の書
   込みパルスを選択されたアクセス電極に供給する
   手段と、電界効果トランジスタ構造の第１主電極
   の１つ以上に接続され、選択された選択ラインに
   情報信号を供給する手段とを設け、前記の書込み
   パルスおよび前記の情報信号の供給により、選択
   されたアクセス電極に容量的に結合された半導体
   区域から、これら半導体区域を画成している空乏
   層を経て電荷キヤリヤを注入するようにし、第２
   極性の読取りパルスを選択されたアクセス電極に
   供給する手段を設け、選択された電界効果トラン
   ジスタ構造のチヤネルにおける導電率が選択ライ
   ンで検出され、この導電率が蓄積された情報の目
   安となり、選択されない電界効果トランジスタ構
   造のチヤネル領域が非導通状態に維持されるよう
   にしたことを特徴とする半導体装置。 ２ 特許請求の範囲第１項記載の半導体装置にお
   いて、マトリツクスの多数の記憶場所のソース領
   域あるいはドレイン領域を相互接続し、前記多数
   の記憶場所が、容量的に結合した共通のアクセス
   電極を有する前記多数の記憶場所にも属するただ
   １個の記憶場所を具えることを特徴とする半導体
   装置。 ３ 特許請求の範囲第２項記載の半導体装置にお
   いて、マトリツクスの電界効果トランジスタ構造
   のドレイン領域を相互接続し、記憶場所をグルー
   プに配置し、各グループが、当該グループの電界
   効果トランジスタ構造のソース領域に接続した共
   通選択ラインを有することを特徴とする半導体装
   置。 ４ 特許請求の範囲第１〜３項のいずれか１つに
   記載の半導体装置において、前記第２ゲート電極
   を、マトリツクスのすべての電界効果トランジス
   タ構造に共通となるように構成したことを特徴と
   する半導体装置。 ５ 特許請求の範囲第１〜４項のいずれか１つに
   記載の半導体装置において、共通アクセス電極に
   結合した電界効果トランジスタ構造の間を、半導
   体本体内での誘電体分離を用いて分離し、前記共
   通アクセス電極を、電界効果トランジスタ構造を
   横切るほぼ直線状細条として延在させるとともに
   ソース領域とドレイン領域との間で第１導電形の
   半導体区域の上方に自己位置合わせして設けたこ
   とを特徴とする半導体装置。 ６ 特許請求の範囲第１〜５項のいずれか１つに
   記載の半導体装置において、電界効果トランジス
   タ構造を、第１導電形のサブストレート領域に活
   性剤を注入することによつて得られた第２導電形
   の共通層状領域に設けたことを特徴とする半導体
   装置。 ７ 特許請求の範囲第１〜６項のいずれか１つに
   記載の半導体装置において、JFET構造の第２ゲ
   ート電極を互いに且つ電圧源に接続する手段を設
   け、JFET構造の第１主電極に対する電圧であつ
   て、チヤネル領域が第２空乏層によつて部分的に
   圧迫せしめられるようにする電圧を第２ゲート電
   極に供給するようにしたことを特徴とする半導体
   装置。 ８ 特許請求の範囲第７項記載の半導体装置にお
   いて、第２ゲート電極の電圧によつてJFET構造
   のチヤネル領域のピンチオフ電圧を調整し、選択
   されないJFET構造では第１ゲート電極から第２
   ゲート電極へのパンチスルーを生じさせることな
   く、チヤネルがカツトオフされ、選択された
   JFET構造では読取りの間に蓄積情報に相当する
   電流がチヤネルを流れるようにする手段を設けた
   ことを特徴とする半導体装置。