JPS6255233B2 - - Google Patents
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- JPS6255233B2 JPS6255233B2 JP58053322A JP5332283A JPS6255233B2 JP S6255233 B2 JPS6255233 B2 JP S6255233B2 JP 58053322 A JP58053322 A JP 58053322A JP 5332283 A JP5332283 A JP 5332283A JP S6255233 B2 JPS6255233 B2 JP S6255233B2
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- Japan
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- computer
- cpu
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- 239000004065 semiconductor Substances 0.000 claims description 6
- 102100031699 Choline transporter-like protein 1 Human genes 0.000 description 5
- 102100035954 Choline transporter-like protein 2 Human genes 0.000 description 5
- 101000940912 Homo sapiens Choline transporter-like protein 1 Proteins 0.000 description 5
- 101000948115 Homo sapiens Choline transporter-like protein 2 Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 101100494773 Caenorhabditis elegans ctl-2 gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/141—Battery and back-up supplies
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〈技術分野〉
本発明は半導体メモリ、外部接続端子を具えて
電子計算機に着脱自在にしたメモリーパツクに関
するものである。
電子計算機に着脱自在にしたメモリーパツクに関
するものである。
〈従来技術〉
従来、ユーザーニーズで簡単にメモリー拡張を
行なえるメモリーパツクとしては、たとえば
RAMモジユールとかRAMパツクと呼ばれるもの
が提案されている。
行なえるメモリーパツクとしては、たとえば
RAMモジユールとかRAMパツクと呼ばれるもの
が提案されている。
しかしながら、従来のこの種メモリーパツクは
単にRAM（リードライトメモリ）を電源でバツ
クアツプするだけの構成であるために、RAMの
記憶内容については計算機のCPU（中央演算処
理装置）の管理下に置かれる。このため、たとえ
ばデータの書込み処理とか異なるフオーマツトの
データ、プログラム等を区別して記憶させる場合
には計算機のCPUがこの処理を行なつており、
この間計算機側では本来のCPU処理が中断さ
れ、どうしても高速処理に支障があるという欠点
があつた。
単にRAM（リードライトメモリ）を電源でバツ
クアツプするだけの構成であるために、RAMの
記憶内容については計算機のCPU（中央演算処
理装置）の管理下に置かれる。このため、たとえ
ばデータの書込み処理とか異なるフオーマツトの
データ、プログラム等を区別して記憶させる場合
には計算機のCPUがこの処理を行なつており、
この間計算機側では本来のCPU処理が中断さ
れ、どうしても高速処理に支障があるという欠点
があつた。
また、RAMの記憶内容が計算機のCPU管理下
に置かれ、その制御上の都合から予め完全にマツ
チングのとれた専用の計算機にしか使用出来な
い。よつて、たとえばオーデイオカセツトなどの
外部記憶装置の接続用コネクタにそのまま接続し
て使用できるといつた汎用性に欠けていた。
に置かれ、その制御上の都合から予め完全にマツ
チングのとれた専用の計算機にしか使用出来な
い。よつて、たとえばオーデイオカセツトなどの
外部記憶装置の接続用コネクタにそのまま接続し
て使用できるといつた汎用性に欠けていた。
〈目 的〉
本発明はかかる従来の欠点に鑑みて成されたも
ので、計算機側の高速処理に支障がなく、また汎
用性のあるメモリーパツクを提供せんとするもの
である。
ので、計算機側の高速処理に支障がなく、また汎
用性のあるメモリーパツクを提供せんとするもの
である。
〈実施例〉
以下図にもとづいて本発明を詳細に説明する。
第１図は本発明に係るメモリーパツクの内部回
路構成図、第２図はRAMの内部構成図である。
路構成図、第２図はRAMの内部構成図である。
図において、RAMはＣ−MOSタイプの半導体
メモリ（リードライトメモリ）である。このメモ
リの内部構成は第２図に示す様に、たとえば内部
領域が0000番地からXXXX番地まであると仮定す
ると、0000番地から上位番地に向つて実際のデー
タが入る領域が設定され、入力したデータの最後
にはデータ終了を示すフアイルエンドコードFC
が入り、これまでのデータ領域をフアイルと呼び
複数フアイル分の領域が指定できるようになつて
いる。
メモリ（リードライトメモリ）である。このメモ
リの内部構成は第２図に示す様に、たとえば内部
領域が0000番地からXXXX番地まであると仮定す
ると、0000番地から上位番地に向つて実際のデー
タが入る領域が設定され、入力したデータの最後
にはデータ終了を示すフアイルエンドコードFC
が入り、これまでのデータ領域をフアイルと呼び
複数フアイル分の領域が指定できるようになつて
いる。
また、XXXX番地から下位番地に向つて所定の
領域は後述するRAMコントロール用CPUの一時
記憶用として用いられるワークエリアWAが形成
され、さらにそのワークエリアWAから下位番地
に向つて所定の領域には前記フアイルの管理テー
ブルFTが設けられ、各フアイルのフアイル名、
フアイル形式、スタート番地、エンド番地が記憶
される。
領域は後述するRAMコントロール用CPUの一時
記憶用として用いられるワークエリアWAが形成
され、さらにそのワークエリアWAから下位番地
に向つて所定の領域には前記フアイルの管理テー
ブルFTが設けられ、各フアイルのフアイル名、
フアイル形式、スタート番地、エンド番地が記憶
される。
CPUは前記半導体メモリRAMのコントロール
用中央演算処理装置であり、前記RAMとはアド
レスバスAB、データバスDB、チツプセレクト信
号ラインCS及び読み書き信号ラインＲ／Ｗで結
合されている。
用中央演算処理装置であり、前記RAMとはアド
レスバスAB、データバスDB、チツプセレクト信
号ラインCS及び読み書き信号ラインＲ／Ｗで結
合されている。
Ｎ・Ｂは充電式電池、Ｓ・Ｂは太陽電池を示
し、これらの電池は前記CPU及びRAMのバツク
アツプ用として用いられるもので、前記CPU、
RAMとともに電源端子ＶCCとグランド端子GND
のラインに図示の如く並列に接続されている。Ｒ
は電流制限抵抗、Ｄは逆流防止用ダイオードであ
る。
し、これらの電池は前記CPU及びRAMのバツク
アツプ用として用いられるもので、前記CPU、
RAMとともに電源端子ＶCCとグランド端子GND
のラインに図示の如く並列に接続されている。Ｒ
は電流制限抵抗、Ｄは逆流防止用ダイオードであ
る。
上記充電式電池Ｎ・Ｂと太陽電池Ｓ・Ｂにより
構成された電源回路は、計算機と接続されると該
計算機側より電源端子ＶCCを介してCPU及び
RAMに電源が供給され同時に電池Ｎ・Ｂが充電
される。そして、計算機から切り離されると、
Ｎ・Ｂの電圧Ｖ＞（Ｓ・Ｂの電圧ＶS−Ｄの順方向
電圧ＶD）の関係が成立する間は充電式電池Ｎ・
ＢよりCPU、RAMに対して電源を供給し、逆に
ＶN＜（ＶS−ＶD）の関係になると太陽電池Ｓ・Ｂ
よりCPU、RAMに対して電源を供給し同時に電
池Ｎ・Ｂを充電するように回路構成されている。
構成された電源回路は、計算機と接続されると該
計算機側より電源端子ＶCCを介してCPU及び
RAMに電源が供給され同時に電池Ｎ・Ｂが充電
される。そして、計算機から切り離されると、
Ｎ・Ｂの電圧Ｖ＞（Ｓ・Ｂの電圧ＶS−Ｄの順方向
電圧ＶD）の関係が成立する間は充電式電池Ｎ・
ＢよりCPU、RAMに対して電源を供給し、逆に
ＶN＜（ＶS−ＶD）の関係になると太陽電池Ｓ・Ｂ
よりCPU、RAMに対して電源を供給し同時に電
池Ｎ・Ｂを充電するように回路構成されている。
以上の構成部分のうち２本の端子を除く他の部
分は全て樹脂性ケースに収納されパツケージ化さ
れている。また、前記CPUにのみ接続されたデ
ータ出力端子TD、データ入力端子RD、コントロ
ール用端子CTL１，２と先の電源端子ＶCC及び
グランド端子GNDの計６個の端子はケースの外
壁に所定の間隔で植設され、計算機のコネクター
に接続しうるものとなつている。
分は全て樹脂性ケースに収納されパツケージ化さ
れている。また、前記CPUにのみ接続されたデ
ータ出力端子TD、データ入力端子RD、コントロ
ール用端子CTL１，２と先の電源端子ＶCC及び
グランド端子GNDの計６個の端子はケースの外
壁に所定の間隔で植設され、計算機のコネクター
に接続しうるものとなつている。
このようなメモリーパツクを計算機に接続して
フアイルの書込み読出しを行なうとき、メモリー
パツクのCPUは次のように制御動作する。
フアイルの書込み読出しを行なうとき、メモリー
パツクのCPUは次のように制御動作する。
まずフアイルを記憶する場合、計算機より与え
られたフアイル名、フアイル形式をRAMのフア
イル管理テーブルFTに登録し、上位番地から下
位番地に向いフアイルエンドコードFCを検出
し、その手前（エンドマーク＋１）の番地をスタ
ート番地として前記テーブルFTに記入し、デー
タをそのスタート番地から書込んで行く。そし
て、計算機側からデータ終了の信号を受け取る
と、データの最後にフアイルエンドコードFCを
書込み、テーブルFTにこのエンド番地を記入す
る。また、データ書込みとともにCPUのワーク
エリアWA内に記憶しているデータ領域の残り数
を順次減少させ、途中で零になるとメモリーオー
バーフローのコメントを計算機側に送ると共に今
回の書込みをキヤンセルする。
られたフアイル名、フアイル形式をRAMのフア
イル管理テーブルFTに登録し、上位番地から下
位番地に向いフアイルエンドコードFCを検出
し、その手前（エンドマーク＋１）の番地をスタ
ート番地として前記テーブルFTに記入し、デー
タをそのスタート番地から書込んで行く。そし
て、計算機側からデータ終了の信号を受け取る
と、データの最後にフアイルエンドコードFCを
書込み、テーブルFTにこのエンド番地を記入す
る。また、データ書込みとともにCPUのワーク
エリアWA内に記憶しているデータ領域の残り数
を順次減少させ、途中で零になるとメモリーオー
バーフローのコメントを計算機側に送ると共に今
回の書込みをキヤンセルする。
次にフアイルを読出み出す場合は計算機より与
えられたフアイル名、フアイル形式をフアイル管
理テーブルFTよりさがし、そのテーブルに示さ
れたスタート番地からエンド番地までを読み出
す。このときフアイル名が見つからなかつたり、
フアイル形式が違つているときはその旨のコメン
トを計算機に送るとともに読出しを中止する。
えられたフアイル名、フアイル形式をフアイル管
理テーブルFTよりさがし、そのテーブルに示さ
れたスタート番地からエンド番地までを読み出
す。このときフアイル名が見つからなかつたり、
フアイル形式が違つているときはその旨のコメン
トを計算機に送るとともに読出しを中止する。
このように、メモリパツクのCPUによりRAM
のメモリ管理及び他装置とのアクセスを制御で
き、計算機のCPUに負担をかけないで済む。
のメモリ管理及び他装置とのアクセスを制御で
き、計算機のCPUに負担をかけないで済む。
第３図は外部記憶装置（カセツトレコーダ）を
コネクターを介して接続しうる計算機に対して、
本発明のメモリーパツクを接続したときの動作を
説明する。
コネクターを介して接続しうる計算機に対して、
本発明のメモリーパツクを接続したときの動作を
説明する。
まず、計算機CALは各種データバス、信号ラ
インに接続された汎用非同期式送受信器UART
等のシリアルＩ／Ｏポートを具え、コネクター
CNの各端子と図示の如く接続されている。この
コネクターCNには普通カセツトインターフエー
スCAを接続して、カセツトレコーダーを外部記
憶装置として使用するものとなつているが、ここ
でこのコネクターCNに本発明のメモリーパツク
MPを接続すると次のように作動する。
インに接続された汎用非同期式送受信器UART
等のシリアルＩ／Ｏポートを具え、コネクター
CNの各端子と図示の如く接続されている。この
コネクターCNには普通カセツトインターフエー
スCAを接続して、カセツトレコーダーを外部記
憶装置として使用するものとなつているが、ここ
でこのコネクターCNに本発明のメモリーパツク
MPを接続すると次のように作動する。
今、計算機が外部（この場合メモリーパツク）
からあるフアイルを読出すときは、まずコントロ
ールラインCTL１の状態を見て使用可能か否か
を判断する。そして、可能なときはコントロール
ラインCTL２に信号を出力してメモリーパツク
MPから装置No.が出力されるのを待つ。
からあるフアイルを読出すときは、まずコントロ
ールラインCTL１の状態を見て使用可能か否か
を判断する。そして、可能なときはコントロール
ラインCTL２に信号を出力してメモリーパツク
MPから装置No.が出力されるのを待つ。
一方、メモリーパツクMPでは計算機から電源
が供給され、自身を初期化するとコントロールラ
インCTL１に信号を出力し、コントロールライ
ンCTL２に信号が出力されるのを待つ。CTL２
に信号が出力されると自身の装置No.をデータ出力
端子TDに出力する。
が供給され、自身を初期化するとコントロールラ
インCTL１に信号を出力し、コントロールライ
ンCTL２に信号が出力されるのを待つ。CTL２
に信号が出力されると自身の装置No.をデータ出力
端子TDに出力する。
以上の動作が終了すると計算機CALは現在接
続されている装置を判断し、その装置に合つた制
御動作を実行してフアイルデータをデータ出力端
子TDを通して読込む。その際コントロールライ
ンCTL１はデータのラツチ信号ライン、CTL２
はBUSY信号ラインとして用いられる（ハンドシ
エイク方式の信号伝送）。
続されている装置を判断し、その装置に合つた制
御動作を実行してフアイルデータをデータ出力端
子TDを通して読込む。その際コントロールライ
ンCTL１はデータのラツチ信号ライン、CTL２
はBUSY信号ラインとして用いられる（ハンドシ
エイク方式の信号伝送）。
また、フアイルをメモリーパツクMPに書込む
場合は接続された装置が何かを判断する迄は上述
した読込み動作と同じであり、その後データ入力
端子RDを通してフアイルを書込み、この場合コ
ントロールラインCTL１をBUSY信号ライン、
CTL２をデータラツチ用ラインとして用いる。
場合は接続された装置が何かを判断する迄は上述
した読込み動作と同じであり、その後データ入力
端子RDを通してフアイルを書込み、この場合コ
ントロールラインCTL１をBUSY信号ライン、
CTL２をデータラツチ用ラインとして用いる。
このようにして、カセツトレコーダを外部記憶
装置として接続する計算機にも本発明のメモリー
パツクをそのまま接続してフアイルの読み書きを
実行させることができる。
装置として接続する計算機にも本発明のメモリー
パツクをそのまま接続してフアイルの読み書きを
実行させることができる。
〈効 果〉
以上詳細に説明した様に、本発明のメモリーパ
ツクはRAMコントロール専用のCPUを搭載し、
この両者を内蔵電源でバツクアツプしているか
ら、接続する計算機の高速処理に支障を与えず、
又たいへん汎用性のあるメモリーパツクを提供す
ることが出来る。
ツクはRAMコントロール専用のCPUを搭載し、
この両者を内蔵電源でバツクアツプしているか
ら、接続する計算機の高速処理に支障を与えず、
又たいへん汎用性のあるメモリーパツクを提供す
ることが出来る。
第１図は本発明に係るメモリーパツクの内部回
路構成図、第２図はRAMの内部構成図、第３図
は計算機とメモリーパツクを接続したときの動作
を説明するための図である。 RAMはリードライトメモリ、CPUは中央演算
処理装置、N.Bは充電式電池、S.Bは太陽電池、
ABはアドレスバス、DBはデータバス、CSはチ
ツプセレクト信号ライン、Ｒ／Ｗは読み書き信号
ライン。
路構成図、第２図はRAMの内部構成図、第３図
は計算機とメモリーパツクを接続したときの動作
を説明するための図である。 RAMはリードライトメモリ、CPUは中央演算
処理装置、N.Bは充電式電池、S.Bは太陽電池、
ABはアドレスバス、DBはデータバス、CSはチ
ツプセレクト信号ライン、Ｒ／Ｗは読み書き信号
ライン。
Claims (1)
- 【特許請求の範囲】 １ 半導体メモリ、外部接続端子を具えて電子計
算機に着脱自在にしたメモリーパツクであつて、 前記半導体メモリをコントロールする専用の
CPU（中央演算処理装置）と、前記CPU及び半
導体メモリをバツクアツプする電源とを内蔵した
ことを特徴とするメモリーパツク。 ２ 前記バツクアツプ電源を充電式電池と太陽電
池とで構成し、且該両電池の電圧の関係によつて
前記一方の電池をバツクアツプ用として寄与させ
るとともに、前記太陽電池がバツクアツプ用とし
て寄与するときは同時にその電池電源にて前記充
電式電池を充電させるように構成してなることを
特徴とする特許請求の範囲第１項に記載のメモリ
ーパツク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053322A JPS59177777A (ja) | 1983-03-28 | 1983-03-28 | メモリ−パツク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053322A JPS59177777A (ja) | 1983-03-28 | 1983-03-28 | メモリ−パツク |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59177777A JPS59177777A (ja) | 1984-10-08 |
| JPS6255233B2 true JPS6255233B2 (ja) | 1987-11-18 |
Family
ID=12939479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053322A Granted JPS59177777A (ja) | 1983-03-28 | 1983-03-28 | メモリ−パツク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59177777A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61139871A (ja) * | 1984-12-13 | 1986-06-27 | Casio Comput Co Ltd | 文書処理装置 |
| JPS6251457U (ja) * | 1985-09-18 | 1987-03-31 | ||
| JPS63266993A (ja) * | 1987-04-23 | 1988-11-04 | Tamura Electric Works Ltd | ボタン電話装置 |
| US4930494A (en) * | 1988-03-09 | 1990-06-05 | Olympus Optical Co., Ltd. | Apparatus for bending an insertion section of an endoscope using a shape memory alloy |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5027044A (ja) * | 1973-07-12 | 1975-03-20 | ||
| JPS5215412B2 (ja) * | 1972-09-29 | 1977-04-28 | ||
| JPS5520551A (en) * | 1978-07-28 | 1980-02-14 | Tokyo Electric Co Ltd | Data correcting device |
| JPS5577090A (en) * | 1978-12-04 | 1980-06-10 | Omron Tateisi Electronics Co | Data badge card |
| JPS5827257A (ja) * | 1981-08-12 | 1983-02-17 | Tamura Electric Works Ltd | 電子式キ−カ−ド |
| JPS5851194A (ja) * | 1981-09-21 | 1983-03-25 | 株式会社リコー | 電子メモリカ−ド |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5215412U (ja) * | 1975-07-22 | 1977-02-03 |
-
1983
- 1983-03-28 JP JP58053322A patent/JPS59177777A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5215412B2 (ja) * | 1972-09-29 | 1977-04-28 | ||
| JPS5027044A (ja) * | 1973-07-12 | 1975-03-20 | ||
| JPS5520551A (en) * | 1978-07-28 | 1980-02-14 | Tokyo Electric Co Ltd | Data correcting device |
| JPS5577090A (en) * | 1978-12-04 | 1980-06-10 | Omron Tateisi Electronics Co | Data badge card |
| JPS5827257A (ja) * | 1981-08-12 | 1983-02-17 | Tamura Electric Works Ltd | 電子式キ−カ−ド |
| JPS5851194A (ja) * | 1981-09-21 | 1983-03-25 | 株式会社リコー | 電子メモリカ−ド |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59177777A (ja) | 1984-10-08 |
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