JPS6254452A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6254452A JPS6254452A JP19446585A JP19446585A JPS6254452A JP S6254452 A JPS6254452 A JP S6254452A JP 19446585 A JP19446585 A JP 19446585A JP 19446585 A JP19446585 A JP 19446585A JP S6254452 A JPS6254452 A JP S6254452A
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- JP
- Japan
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- wiring
- silicon
- oxide film
- silicon oxide
- ions
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の配線形成に関する。
酸化シリコン上に配線を形成する工程において、シリコ
ンを配線の必要な部分にイオン注入し選択ＣＶＤによっ
て配線を形成する事により、エツチング工程がなく、急
激な段差を持たない、配線を形成することができること
となったものである〔従来の技術〕 従来の酸化シリコン上配線形成の方法は、第２図の様に
酸化シリコン（２０１）上全面に配線材料（２０２）を
ＣＶＤにより形成し、レジスト（２０３）を用いてパタ
ーニングした後、ドライエツチングによって配線（２０
４）を形成していた〔発明が解決しようとする問題点及
び目的〕しかし従来の技術では、エツチング工程におけ
る、寸法変換差のために、寸法制御がむずかしい事、微
細化に対しては、平担化において、配線形状をも制御し
なければならない事という問題点がありた。
ンを配線の必要な部分にイオン注入し選択ＣＶＤによっ
て配線を形成する事により、エツチング工程がなく、急
激な段差を持たない、配線を形成することができること
となったものである〔従来の技術〕 従来の酸化シリコン上配線形成の方法は、第２図の様に
酸化シリコン（２０１）上全面に配線材料（２０２）を
ＣＶＤにより形成し、レジスト（２０３）を用いてパタ
ーニングした後、ドライエツチングによって配線（２０
４）を形成していた〔発明が解決しようとする問題点及
び目的〕しかし従来の技術では、エツチング工程におけ
る、寸法変換差のために、寸法制御がむずかしい事、微
細化に対しては、平担化において、配線形状をも制御し
なければならない事という問題点がありた。
本発明は、この様な問題点を解決するもので、その目的
とするところは、エツチング工程なしで酸化シリコン膜
上に、配線を形成する方法を提供することにある。
とするところは、エツチング工程なしで酸化シリコン膜
上に、配線を形成する方法を提供することにある。
本発明の半導体装置の製造方法は、
α）ウェハー上に酸化シリコン膜をＯＶＤ又は酸化によ
り形成する工程と、 ｈ）前記酸化シリコン膜の、限定された部分に、シリコ
ンをイオン注入する工程と、 Ｃ）選択ＣＶＤにより前記、酸化シリコン膜の、シリコ
ンをイオン注入された部分に配線を形成する工程とから
なることを特徴とする。
り形成する工程と、 ｈ）前記酸化シリコン膜の、限定された部分に、シリコ
ンをイオン注入する工程と、 Ｃ）選択ＣＶＤにより前記、酸化シリコン膜の、シリコ
ンをイオン注入された部分に配線を形成する工程とから
なることを特徴とする。
本発明の作用は、酸化シリコン膜上にシリコンをイオン
注入して、シリコンリッチな部分をつくり、選択ＣＶＤ
を行なうと、シリコンリッチな部分にのみ配線が形成さ
れ、かつ扇形のかどをもつ形状の配線が形成される。
注入して、シリコンリッチな部分をつくり、選択ＣＶＤ
を行なうと、シリコンリッチな部分にのみ配線が形成さ
れ、かつ扇形のかどをもつ形状の配線が形成される。
以下、本発明について実施例に基づき詳細に説明する。
第１図は、本発明の実施例を工程順に示す図である。
まず、α図の如くウェハー（１００）上にＣｖｐにより
酸化シリコン１ｉｌ（（１０１）を形成する。
酸化シリコン１ｉｌ（（１０１）を形成する。
次いでｈ図の如く、レジストパターン（１０２）を形成
し、０図の如くシリコンを低エネルギーで表面層にイオ
ン打込をし、シリコンリッチ層（１０５）を形成する。
し、０図の如くシリコンを低エネルギーで表面層にイオ
ン打込をし、シリコンリッチ層（１０５）を形成する。
次いでｄ図の如く、レジストパターンを除失したのち、
Ｗ１’ａ＋Ｈ，ガスで選択ＯＶＤを行ない配線（１０４
）を形成する。
Ｗ１’ａ＋Ｈ，ガスで選択ＯＶＤを行ない配線（１０４
）を形成する。
ここではイオン注入をマスクを用いて行なっているが、
イオンビームでＴα接シリコンを注入しても同様に配線
が形成される。又Ｗ？、＋Ｈ２以外にもシリコンリッチ
層に対し、選択性のあるＣＶＤであれば、同様に形成さ
れる。
イオンビームでＴα接シリコンを注入しても同様に配線
が形成される。又Ｗ？、＋Ｈ２以外にもシリコンリッチ
層に対し、選択性のあるＣＶＤであれば、同様に形成さ
れる。
上述の如く本発明の製造工程によれば、選択ＣＶＤを用
い配線を形成するために、エツチングの工程がいらず、
寸法変換差を０とする事ができる。また、配線のかどが
丸まるために平担化につながりた。
い配線を形成するために、エツチングの工程がいらず、
寸法変換差を０とする事ができる。また、配線のかどが
丸まるために平担化につながりた。
第１図（α）〜（ｄ）は、本発明の半導体装置。
の製造方法を示す実施例の工程断面図である。
第２図（α〕〜（ｄ）は、本発明の半導体装置の製造方
法を示す工程断面図である。 １００．２００・・・・・・ウェハー １０１．２０１・・・・・・酸化シリコン膜２０２
・・・・・・配線材料 １０２．２０３・・・・・・レジスト １０５ ・・・・・・シリコンリッチ層１０４．
２０４・・・・・・配 線 １０５ ・・・・・・イオンビーム以 上
法を示す工程断面図である。 １００．２００・・・・・・ウェハー １０１．２０１・・・・・・酸化シリコン膜２０２
・・・・・・配線材料 １０２．２０３・・・・・・レジスト １０５ ・・・・・・シリコンリッチ層１０４．
２０４・・・・・・配 線 １０５ ・・・・・・イオンビーム以 上
Claims (1)
- 【特許請求の範囲】 ａ）ウェハー上に、酸化シリコン膜を、ＣＶＤ又は酸化
により形成する工程と、 ｂ）前記酸化シリコン膜の限定された部分に、シリコン
をイオン注入する工程と、 ｃ）選択ＣＶＤにより、前記酸化シリコン膜のシリコン
をイオン注入された部分に、配線を形成する工程とから
なることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19446585A JPS6254452A (ja) | 1985-09-03 | 1985-09-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19446585A JPS6254452A (ja) | 1985-09-03 | 1985-09-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6254452A true JPS6254452A (ja) | 1987-03-10 |
Family
ID=16325009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19446585A Pending JPS6254452A (ja) | 1985-09-03 | 1985-09-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254452A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5342792A (en) * | 1986-03-07 | 1994-08-30 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor memory element |
| JP2004193491A (ja) * | 2002-12-13 | 2004-07-08 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
-
1985
- 1985-09-03 JP JP19446585A patent/JPS6254452A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5342792A (en) * | 1986-03-07 | 1994-08-30 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor memory element |
| JP2004193491A (ja) * | 2002-12-13 | 2004-07-08 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| US7705462B2 (en) | 2002-12-13 | 2010-04-27 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| JP4489345B2 (ja) * | 2002-12-13 | 2010-06-23 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
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