JPS6252978B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は異なつた伝送制御手順を採用する１も
しくは複数のデータ通信回線を制御する通信制御
装置に関するものである。

従来、同期方式をフレーム同期とした伝送制御
手順としては、CCITTの勧告Ｘ２５に代表され
るHDLC方式があつた。この方式の伝送制御
（Level2）の特徴として、特定なビツトパター
ン（01111110：フラグパターン）をフレーム同期
信号としていること、したがつて、可変長フレ
ームの伝送が可能なこと、データの中にフラグ
パターンが現れるのを防止するための“０”そう
入／“０”除去，及び伝送誤まりを検出するため
の、特定の生成多項式によるサイクリツクコード
付加／検査等がある。

一方、近年CCITTで勧告化の研究が行われて
いる新共通線信号方式CCITTNo.７信号方式は、 その伝送制御（Level2）において前記HDLC方
式と同様のフレーム同期方式，可変長ユニツト，
生成多項式を採用することが決定している。

したがつて、中央処理装置と通信制御装置との
機能分担あるいは通信制御装置内の制御部間での
機能分担を適宜行えば前記HDLC方式とCCITT
No.７信号方式とでハードの共用化が期待出来る。
しかしながら、前記両方式間には以下に説明する
ような伝送制御（Level2）上の相異がある。即
ち、ビツトの送出順序が異つており中央処理装置
からの送信データの分解及び中央処理装置への受
信データの組立ての方法が異るのである。以下、
この両者の相異点を図を用いて説明する。

第１図はHDLC方式のフレーム構成及び回線へ
のデータの送出順序を示す図で、同図ａはフレー
ムのフオーマツトの一例を示す。Ｆはフレーム同
期信号のフラグパターン，Ａ及びＣはそれぞれ８
ビツトより成るアドレスフイールドと制御フイー
ルドで、Ｉ１，Ｉ２，Ｉ３は情報フイールドであ
る。各フイールド内のビツトの重み付けは、それ
ぞれ図の右側が低次であり〓〓で示す。以下の説
明ではすべてこの記号でフイールド内のビツトの
重み付けを表わす。又、第１図ｂは同図ａのフレ
ームのフラグパターンを除いたものを左側からバ
イト単位で切つてたてに並びかえたものである。
そして、CCITT勧告Ｘ２５では、バイトの送出
順序は第１図ｂの上からで、各バイトの中のビツ
トの送出順序は図の右からと勧告されている。し
たがつて、伝送路に送出される順序は第１図ｃに
示すようになり、この例では情報フイールドＩ２
が伝送路上ではＩ２１とＩ２２に分断されて送り
出されることになるが、受信側で第１図ｂに示す
ように受信した順序で上からならべて編集するこ
とにより同図ａのように組立てることが出来る。

第２図はCCITTNo.７信号方式で勧告が予定さ
れている信号ユニツトのフオーマツトの一例を示
すもので、Ｆはフラグパターン，Ｃ１〜Ｃ４はそ
れぞれ８ビツトより成る制御フイールド，Ｉ１〜
Ｉ３は情報フイールドである。このCCITTNo.７
信号方式では、ビツトの送出順序はフイールドを
第２図のフオーマツトの右のフイールドから、
又、各フイールド内のビツトは低次からとされて
おり、伝送路に送出される順序は第２図のように
なる。

以上説明したように、HDLC方式では１つのフ
レームをそれを構成するフイールドの区切りとは
無関係にバイトで切つてバイト毎に送出するのに
対し、CCITTNo.７信号方式ではフイールド毎に
送出するというビツト送出順序に相異がある。

次に、本発明にかかわる、通信制御方式のブロ
ツク図を用いて中央処理装置と通信制御装置との
間の送受信データの流れを説明する。

第３図は通信制御方式の構成の一例を示すブロ
ツク図であり、例えば32ビツトのデータバスを有
する中央処理装置に汎用チヤネルを介して通信制
御装置が接続される場合の構成を示す。第３図に
おいて、１は主記憶装置、２は中央処理装置、３
はチヤネル、４は通信制御装置である。又、第４
図は、第３図におけるデータの流れを説明するた
めの図であつて、１０は主記憶装置１上の１ワー
ド＝32ビツトのデータであり、１００〜１０３は
それぞれ８ビツトより成る＃０バイト〜＃３バイ
トである。１ワードのデータ１０内のビツトの重
み付けは図に示すように右から２^０，２^１，…２
³¹である。次に第３図におけるデータの流れにつ
いてみると、送信の場合は、チヤネル３は中央制
御装置２を介して主記憶装置１から送信データと
して１ワードのデータ１０を読み出し、通信制御
装置４に対して定められた順番、例えば＃３バイ
ト１０３，＃２バイト１０２，＃１バイト１０
１，＃０バイト１００の順にバイト単位で送信デ
ータを転送する。又、受信の場合は、チヤネル３
は送信の場合とは逆に通信制御装置４から転送さ
れるバイト単位の受信データを受信した順に、例
えば＃３バイト１０３，＃２バイト１０２，＃１
バイト１０１，＃０バイト１００として１ワード
のデータ１０に組立てて中央処理装置２を介して
主記憶装置１に書き込む。

このような構成の通信制御方式において、前記
HDLC方式のビツト送出順序を実現するには、第
１図ａのフレームのフオーマツトを主記憶装置１
第５図ａに示すように書き込んでおく。更に、通
信制御装置４内には、例えばデータバス８ビツト
のバツフアメモリ（図示せず）を具備しておく。
そしてビツト送出の際に通信制御装置４は、チヤ
ネル３から転送されるバイトを転送順に上記具備
したバツフアメモリへ一時蓄積し、同じ順序でバ
ツフアメモリから取り出して並―直列変換を行つ
てデータ通信回線に送信する。一方、受信側では
データ通信回線からの上記並―直列変換されたデ
ータを直並列変換し、受信順に８ビツト単位でバ
ツフアメモリへ一時蓄積し、同じ順序でバツフア
メモリから取出してチヤネルへ転送すれば良い。
ところで第５図ａに示すようにデータを記憶して
おく領域は一般的に中央処理装置のソフトウエア
処理上送信側は送信バツフア領域、受信側は受信
バツフア領域と呼ばれる。中央処理装置は、送信
データの各フイールドの処理を終えるとそれらを
送信バツフア領域に編集し、受信データについて
は処理を行うために受信バツフア領域からフイー
ルド単位にデータを取り出す。

送信側をみると、第１図ａに示す各フイールド
を第５図ａに示すフオーマツトに編集する際には
例えば次に示す手順Ａで行う。

手順 Ａ 本手順Ａの説明ではｎはフイールド番号で、送
出順にｎ＝０，１，２，…とする。またｍは送信
バツフア領域のワード番号で、送出順にｍ＝０，
１，２，…とする。

ステツプ 編集処理開始・ｎ＝０，ｍ＝０を設
定し、ステツプの処理へ移る。

ステツプ フイールドｎの有無を判定する。フ
イールドｎが存在しない場合編集処理
終了。フイールドｎが存在する場合ス
テツプの処理へ移る。

ステツプ ワードｍの未編集ビツト数（最初は
32ビツト、例えば８ビツトのフイール
ドの編集後は24ビツトになる。）を判
定する。０ビツトの場合はｍ＝ｍ＋１
としてステツプの処理へ移る。１ビ
ツト以上の場合ステツプの処理へ移
る。

ステツプ フイールドｎの未編集フイールド長
とワードｍの未編集ビツト数の大小を
比較する。フイールドｎの未編集フイ
ールド長の方が大きい場合ステツプ
の処理へ移る。ワードｍの未編集ビツ
ト数の方が大きいか又は両者が等しい
場合ステツプの処理へ移る。

ステツプ ワードｍの未編集ビツト数と等しい
データ長をフイールドｎの高次側から
とつて、ワードｍを構成し、ｍ＝ｍ＋
１としてステツプの処理へ移る。

ステツプ フイールドｎをワードｍの未編集部
分の高次側に編集しｎ＝ｎ＋１として
ステツプの処理へ移る。

本手順Ａを第１図ａのフレームフオーマツトに
適用すると次のようになる。尚下記の説明で，
，〜は、前記手順Ａの各処理単位に付けたス
テツプ番号を表わす。

開始→フイールドＡ（８ビツト）存在→
ワード０の未編集ビツト＝32ビツト→フイール
ドＡ＜未編集ビツト→フイールドＡ編集→フ
イールドＣ（８ビツト）存在→ワード０の未編
集ビツト＝24ビツト→フイールドＣ＜未編集ビ
ツト→フイールドＣ編集→フイールドＩ１
（８ビツト）存在→ワード０の未編集ビツト＝
16ビツト→フイールドＩ１＜未編集ビツト→
フイールドＩ１編集→フイールドＩ２（12ビツ
ト）存在→ワード０の未編集ビツト＝８ビツト
→フイールドＩ２＞未編集ビツト→フイール
ドＩ２，Ｉ２１編集→フイールドＩ２，Ｉ２２
（４ビツト）存在→ワード０の未編集ビツト＝
０ビツト，ｍ＝０＋１＝１→フイールドＩ２，
Ｉ２２（４ビツト）存在→ワード１の未編集ビ
ツト＝32ビツト→フイールドＩ２，Ｉ２２＜未
編集ビツト→フイールドＩ２，Ｉ２２編集→
フイールドＩ３（４ビツト）存在→ワード１の
未編集ビツト＝28ビツト→フイールドＩ３＜未
編集ビツト→フイールドＩ３編集→フイール
ドなし、終了。

以上から明らかなように、本手順では送信バツ
フア領域をワード単位に扱かつているので、送信
バツフア領域に関する処理のオーバヘツドは本例
では１回発生し処理単位数２である。総処理単位
数は28となる。

ところが以上述べたHDLC方式のビツト送出順
序を実現する通信制御装置を用いて前記CCITT
No.７信号方式のビツト送出順序を実現するには、
第２図の信号フオーマツトを第５図ｂに示すよう
に主記憶装置のワード上に書き込んでおかねばな
らない。この際の編集手順は例えば次に示す手順
Ｂで行う。

手順 Ｂ 本手順Ｂの説明では、ｎ，ｍは手順Ａの場合と
同様で、ｌはワードｍをバイト単位に区切つたと
きのバイト番号でワードｍの高次側からｌ＝０，
１，２，３（ｌ＝３の場合ｌ＋１は０）とする。

ステツプ 編集処理開始。ｎ＝０，ｍ＝０，ｌ
＝０を設定し、ステツプの処理へ移
る。

ステツプ フイールドｎの有無を判定する。フ
イールドｎが存在しない場合編集処理
終了。フイールドｎが存在する場合ス
テツプの処理へ移る。

ステツプ バイトｌの未編集ビツト数を判定す
る。０ビツトの場合ステツプの処理
へ移る。１ビツト以上の場合ステツプ
の処理へ移る。

ステツプ ｌ＝ｌ＋１とし、ｌ＝０かどうかを
判定する。ｌ＝０の場合はｍ＝ｍ＋１
としての処理へ移る。ｌ≠０の場合
はステツプの処理へ移る。

ステツプ フイールドｎの未編集フイールド長
とバイトｌの未編集ビツト数の大小を
比較する。フイールドｎの未編集フイ
ールド長の方が大きい場合ステツプ
の処理へ移る。バイトｌの未編集ビツ
ト数の方が大きいか又は両者が等しい
場合はの処理へ移る。

ステツプ バイトｌの未編集ビツト数と同じデ
ータ長をフイールドｎの低次側からと
つてバイトｌを構成し、ステツプの
処理へ移る。

ステツプ フイールドｎをバイトｌの低次側か
ら編集し、ｎ＝ｎ＋１としてステツプ
の処理へ移る。

本手順Ｂを第２図の信号フオーマツトに適用す
ると次のようになる。尚下記の説明で〜は前
記手順Ｂの各処理単位に付けたステツプ番号を表
わす。

開始→フイールドＣ１（８ビツト）存在→
ワード０のバイト０の未編集ビツト＝８ビツト
→フイールドＣ１＝未編集ビツト→フイール
ドＣ１編集→フイールドＣ２（８ビツト）存在
→ワード０のバイト０の未編集ビツト＝０ビツ
ト→ｌ＝０＋１≠０→フイールドＣ２（８ビ
ツト）存在→ワード０のバイト１の未編集ビツ
ト＝８ビツト→フイールドＣ２＝未編集ビツト
→フイールドＣ２編集→フイールドＣ３（８
ビツト）存在→ワード０のバイト１の未編集ビ
ツト＝０ビツト→ｌ＝１＋１＝２≠０→フイ
ールドＣ３（８ビツト）存在→ワード０のバイ
ト２の未編集ビツト＝８ビツト→フイールドＣ
３＝未編集ビツト→フイールドＣ３編集→フ
イールドＣ４（８ビツト）存在→ワード０のバ
イト２の未編集ビツト＝０ビツト→ｌ＝２＋１
＝３≠０→フイールドＣ４（８ビツト）存在→
ワード０のバイト３の未編集ビツト＝８ビツト
→フイールドＣ４＝未編集ビツト→フイール
ドＣ４編集→フイールドＩ１（８ビツト）存在
→ワード０のバイト３の未編集ビツト＝０ビツ
ト→ｌ＝３＋１＝０，ｍ＝０＋１→フイール
ドＩ１（８ビツト）存在→ワード１のバイト０
の未編集ビツト＝８ビツト→フイールドＩ１＝
未編集ビツト→フイールドＩ１編集→フイー
ルドＩ２（12ビツト）存在→ワード１のバイト
０の未編集ビツト＝０ビツト→ｌ＝０＋１＝１
≠０→フイールドＩ２（12ビツト）存在→ワ
ード１のバイト１の未編集ビツト＝８ビツト→
フイールドＩ２＞未編集ビツト→フイールドＩ
２，Ｉ２１編集→ｌ＝１＋１＝２≠０→フイ
ールドＩ２，Ｉ２２（４ビツト）存在→ワード
１のバイト２の未編集ビツト＝８ビツト→フイ
ールドＩ２，Ｉ２２＜未編集ビツト→フイール
ドＩ２２編集→フイールドＩ３（４ビツト）存
在→ワード１のバイト２の未編集ビツト＝４ビ
ツト→フイールドＩ３＝未編集ビツト→フイ
ールドＩ３編集→フイールドなし終了。

以上から明らかなように本手順では送信バツフ
ア領域をバイト単位に扱つているので、送信バツ
フア領域に関する処理のオーバーヘツドは本例で
は５回発生し、総処理単位数は50、内オーバヘツ
ド分の処理単位数は15となる。またバイト単位処
理のため、１バイト以上のフイールドＩ２は他の
フイールドに比べ処理単位数を３多く必要とす
る。このようにバイト単位で送信バツフア領域を
扱うので、ワード単位に扱う場合に比べオーバヘ
ツド分が多くなり、中央処理装置の処理能力を低
下させるので好ましくない。

また、第３図に示した構成でCCITTNo.７信号
方式のビツト送出順序と実現させるとすると、こ
の場合には、第２図に示す信号フオーマツトを第
５図ｃのように主記憶装置のワード上に書き込ん
でおき、更に、通信制御装置内に例えば８ビツト
のバツフアメモリを具備しておく。そして送信の
場合には通信制御装置４はチヤネル３から転送さ
れるバイトを、例えば転送順にバツフアメモリへ
一時蓄積し、バツフアメモリから４バイト毎に書
き込む場合とは逆の順序で取り出して並―直列変
換を行つてデータ通信回線に送出する。一方、受
信側ではデータ通信線回線からのデータを直―並
列変換し、受信順に８ビツト単位でバツフアメモ
リへ一時蓄積し、バツフアメモリからの取出しは
４バイト毎に書込み順とは逆の順序で行いチヤネ
ルへ転送すればよい。以上の説明の中の第２図の
信号フオーマツトを第５図ｃのフオーマツトに編
集する際には、例えば次に示す手順Ｃで行う。

手順 Ｃ 本手順Ｃの説明ではｎ，ｍは前記手順Ａの場合
と同様である。

ステツプ 編集処理開始・ｎ＝０，ｍ＝０を設
定し、ステツプの処理へ移る。

ステツプ フイールドｎの有無を判定する。フ
イールドｎが存在しない場合編集処理
終了。フイールドｎが存在する場合ス
テツプの処理へ移る。

ステツプ ワードｍの未編集ビツト数（最初は
32ビツト、例えば８ビツトのフイール
ドの編集後は、24ビツトになる。）を
判定する。０ビツトの場合はｍ＝ｍ＋
１としての処理へ移る。１ビツト以
上の場合ステツプの処理へ移る。

ステツプ フイールドｎの未編集フイールド長
とワードｍの未編集ビツト数の大小を
比較する。フイールドｎの未編集フイ
ールド長の方が大きい場合ステツプ
の処理へ移る。ワードｍの未編集ビツ
ト数の方が大きいか又は両者が等しい
場合ステツプの処理へ移る。

ステツプ ワードｍの未編集ビツト数と等しい
データ長をフイールドｎの低次側から
とつてワードｍを構成し、ｍ＝ｍ＋１
としてステツプの処理へ移る。

ステツプ フイールドｎをワードｍの未編集部
分の低次側に編集しｎ＝ｎ＋１として
ステツプの処理へ移る。

本手順Ｃを第２図の信号フオーマツトに適用す
ると次のようになる。尚下記の説明で〜は前
記手順Ｃの各処理単位に付けたステツプ番号を表
わす。

開始→フイールドＣ１（８ビツト）存在→
ワード０の未編集ビツト＝32ビツト→フイー
ルドＣ１＜未編集ビツト→フイールドＣ１編集
→フイールドＣ２（８ビツト）存在→ワード
０の未編集ビツト＝24ビツト→フイールドＣ２
＜未編集ビツト→フイールドＣ２編集→フイ
ールドＣ３（８ビツト）存在→ワード０の未編
集ビツト＝16ビツト→フイールドＣ３＜未編集
ビツト→フイールドＣ３編集→フイールドＣ
４（８ビツト）存在→ワード０の未編集ビツト
＝８ビツト→フイールドＣ４＝未編集ビツト→
フイールドＣ４編集→フイールドＩ１（８ビ
ツト）存在→ワード０の未編集ビツト＝０ビツ
ト，ｍ＝０＋１→フイールドＩ１（８ビツト）
存在→ワード１の未編集ビツト＝32ビツト→
フイールドＩ１＜未編集ビツト→フイールドＩ
１編集→フイールドＩ２（12ビツト）存在→
ワード１の未編集ビツト＝24ビツト→フイール
ドＩ２＜未編集ビツト→フイールドＩ２編集→
フイールドＩ３（４ビツト）存在→ワード１
の未編集ビツト＝12ビツト→フイールドＩ３＜
未編集ビツト→フイールドＩ３編集→フイー
ルドなし終了。

本手順Ｃでは前記手順Ａと同様に送信バツフア
領域をワード単位に扱つているので送信バツフア
領域に関するオーバヘツドは本例では１回発生
し、総処理単位数は32である。これは同じ第２図
の信号ユニツトを手順Ｂで編集するのに比べ処理
単位数で18少いことになり、第５図ｂのフオーマ
ツトに編集することが中央処理装置の処理能力を
低下させることは明らかである。

ところが以上述べたCCITTNo.７信号方式のビ
ツト送出順序を実現する通信制御装置を用いて前
記HDLC方式のビツト送出順序を実現するには、
第１図ａのフレームのフオーマツト第５図ｄに示
すように主記憶装置のワード上に書き込んでおか
ねばならない。この際の編集手順としては、例え
ば次に示す手順Ｄで行う。

手順 Ｄ 本手順Ｄの説明ではｎ，ｍは手順Ａの場合と同
様で、ｌはワードｍをバイト単位に区切つたとき
のバイト番号でワードｍの低次側からｌ＝０，
１，２，３（ｌ＝３の場合ｌ＋１＝０）とする。

ステツプ 編集処理開始。ｎ＝０，ｍ＝０，ｌ
＝０を設定し、ステツプの処理へ移
る。

ステツプ フイールドｎの有無を判定する。フ
イールドｎが存在しない場合編集処理
終了。フイールドｎが存在する場合ス
テツプの処理へ移る。

ステツプ バイトｌの未編集ビツト数を判定す
る。０ビツトの場合ステツプの処理
へ移る。１ビツト以上の場合ステツプ
の処理へ移る。

ステツプ ｌ＝ｌ＋１とし、ｌ＝０かどうかを
判定する。ｌ＝０の場合はｍ＝ｍ＋１
としてステツプの処理へ移る。ｌ≠
０の場合はステツプの処理へ移る。

ステツプ フイールドｎの未編集フイールド長
とバイトｌの未編集ビツト数の大小を
比較する。フイールドｎの未編集フイ
ールド長の方が大きい場合ステツプ
の処理へ移る。バイトｌの未編集ビツ
ト数の方が大きいか又は両者が等しい
場合はステツプの処理へ移る。

ステツプ バイトｌの未編集ビツト数と同じデ
ータ長をフイールドｎの高次側からと
つてバイトｌを構成し、ステツプの
処理へ移る。

ステツプ フイールドｎをバイトｌの高次側か
ら編集し、ｎ＝ｎ＋１としてステツプ
の処理へ移る。

本手順Ｄを第１図ａの信号フオーマツトに適用
すると次のようになる。尚下記の説明で〜は
前記手順Ｄの各処理単位に付けたステツプ番号を
表わす。

開始→フイールドＡ（８ビツト）存在→
ワード０のバイト０の未編集ビツト＝８ビツト→
フイールドＡ＝未編集ビツト→フイールドＡ
編集→フイールドＣ（８ビツト）存在→ワー
ド０のバイト０の未編集ビツト＝０ビツト→ｌ
＝０＋１≠０→フイールドＣ（８ビツト）存在
→ワード０のバイト１の未編集ビツト＝８ビツ
ト→フイールドＣ＝未編集ビツト→フイール
ドＣ編集→フイールドＩ１（８ビツト）存在→
ワード０のバイト１の未編集ビツト＝０ビツト
→ｌ＝１＋１＝２≠０→フイールドＩ１（８
ビツト）存在→ワード０のバイト２の未編集ビ
ツト＝８ビツト→フイールドＩ１＝未編集ビツ
ト→フイールドＩ１編集→フイールドＩ２
（12ビツト）存在→ワード０のバイト２の未編
集ビツト＝０ビツト→ｌ＝２＋１＝３≠０→
フイールドＩ２（12ビツト）存在→ワード０の
バイト３の未編集ビツト＝８ビツト→フイール
ドＩ２未編集ビツト→フイールドＩ２，Ｉ２１
編集→フイールドＩ２，Ｉ２２（４ビツト）存
在→ワード０のバイト３の未編集ビツト＝０ビ
ツト→ｌ＝３＋１＝０，ｍ＝０＋１→フイー
ルドＩ２，Ｉ２２（４ビツト）存在→ワード１
のバイト０の未編集ビツト＝８ビツト→フイー
ルドＩ２，Ｉ２２＜未編集ビツト→フイールド
Ｉ２，Ｉ２２編集→フイールドＩ３（４ビツ
ト）存在→ワード１のバイト０の未編集ビツト
＝４ビツト→フイールドＩ３＝未編集ビツト→
フイールドＩ３編集→フイールドなし、終
了。

本手順では前記手順Ｂと同様に送信バツフア領
域をバイト単位に扱つているので、送信バツフア
領域に関する処理のオーバーヘツドは本例では４
回発生し処理単位数では12、また１バイト以上の
フイールドＩ２は他のフイールドに比べ、処理単
位数を３多く必要とする。本例の総処理単位数は
38となる。このようにバイト単位で送信バツフア
領域を扱うのでワード単位に扱う場合に比べオー
バヘツド分が多くなり、中央処理装置の処理能力
を低下させるので好ましくない。これは同じ第１
図ａのクレームフオーマツトを手順Ａ第５図ａの
フオーマツトに編集するのに比べ処理単位数が10
多くなつていることからも明らかである。

なお受信側の処理についての詳細な説明をする
までもなく、受信バツフア領域に第５図ａ，ｂ，
ｃ，ｄのように書き込まれている受信データを各
フイールド毎にとり出す際に、第５図ａ，ｃは受
信バツフア領域をワード単位で扱い、第５図ｂ，
ｄはバイト単位で扱うことになるのでオーバヘツ
ドにより、第５図ｂ，ｄのフオーマツトの方が中
央処理装置の処理能力を低下させることは明らか
である。

以上述べたようにHDLC方式とCCITTNo.７信
号方式とでは伝送制御の大部分の手順が同一であ
るにもかかわらず、ビツトの送出順序のみが異る
だけで同一の通信制御装置の使用が困難、場合に
よつては使用出来ないことになり、２種類の通信
制御装置を必要とする。また、HDLC方式を採用
する網（例えばパケツト交換網）とCCITTNo.７
信号方式を採用する網（例えば電話網及びデータ
の回線交換網）との間の網間接続を行う場合の関
門局では、同一の中央処理装置に通信制御装置を
介してHDLC方式の通信回線とCCITTNo.７信号
方式の通信回線とが接続される。このような場
合、上記両方式を同一の通信制御装置が回線対応
に区別して制御出来れば通信制御装置は１つで済
み経済化が図れることは明らかで、さらに、個々
の網が独立している場合でも、１種類の通信制御
装置で夫々の方式を採る網に適用出来れば量産効
果による経済化が図れることは説明するまでもな
い事項である。

本発明は以上述べた点に着目してなされたもの
で、ビツト送出順序は異るがその他の伝送制御手
順が共通な複数のデータ通信回線を回線対応に区
別し、それぞれの回線のビツト送出順序で制御可
能な通信制御装置を提供することにあり、これに
よりビツト送出順序の異つた２つの方式に、１種
類の通信制御装置が適用出来、量産効果による経
済性及び同一の中央処理装置が２つの方式の処理
を行う場合のシステムの経済性を図るものであ
る。即ち、中央処理装置と１もしくは複数のデー
タ通信回線とに接続されて、該１もしくは複数の
データ通信回線を制御する装置であつて、中央処
理装置からの送信データ及び前記のデータ通信回
線からの受信データを一時蓄積するバツフアメモ
リを有する通信制御装置において、中央処理装置
より指示されるデータのビツト送信／受信順序指
定情報を記憶する回線対応に設けられた１もしく
は複数のレジスタ手段と、該レジスタ手段が複数
の場合これらの中から被制御回線に対応した１個
を選択する選択手段（レジスタ手段が１個の場合
不要）前記レジスタ手段が複数の場合は該選択手
段によつて選択されたレジスタ手段また、前記レ
ジスタ手段が１個の場合は該レジスタ手段に記憶
された情報をもとにして、送受信データを一時蓄
積するバツフアメモリのアドレス指定線の下位ｎ
ビツトの反転値と反転しない値とのいずれかを作
成しバツフアメモリのアドレスの下位ｎビツトと
して出力する手段とを設け、必要に応じて、メモ
リへの書込みまたは読出し順序をバツフアメモリ
の２ⁿワードごとに反転させるように構成したも
のである。このようにすることにより、１つの通
信制御装置が回線対応にビツトの送出順序を可変
に出来、量産効果による経済性及び同一の中央処
理装置がビツト送出順序の異なる２つの伝送制御
方式の処理を行う場合のシステムの経済性を図る
ものである。以下、図を用いて説明する。

第６図は本発明の第１の実施例を示すもので、
第３図で示した通信制御方式における通信制御装
置４の構成図であり、制御する回線数は一例とし
て複数（Ｎ＋１）の場合を示している。図におい
て、CCUは各種制御を行う通信制御部、BMは送
受信データを一時蓄積する例えばデータバス巾８
ビツトのバツフアメモリ、６１は回線対応（＃０
〜＃Ｎ）に配されビツトの送信／受信順序を記憶
する例えば２ビツトのレジスタ群である。１―
SELはレジスタ群６１の中から通信制御部CCU
からのセレクト信号線４０１と出力イネーブル信
号線４０２とによつて１個のレジスタを選択する
選択手段である第１のセレクタ、２―SELはｍ＋
１ビツト構成でバツフアメモリBMのメモリアド
レスを指定するメモリアドレス指定線４０３の下
位ｎビツトの反転値と反転しない値とのいずれか
を選択しバツフアメモリBMのアドレスの下位ｎ
ビツトとして出力する第２のセレクタであり、本
実施例では一例としてｎ＝２としている。また、
６２は回線対応に配され、回線毎の制御を行う回
線制御部群、４０４はバツフアメモリBMと通信
制御部CCUとの間のデータバス、４０５は第２
のセレクタ２―SELのセレクト信号線であつて、
例えば論理“０”のとき反転しない値を選択し、
“１”のとき反転値を選択する。

次に以上の構成をとる通信制御装置の送信動
作、受信動作とも類似しているので主に送信動作
について説明する。又、第６図に示されていない
主記憶装置，中央処理装置との関連は第３図を参
照して説明する。

ここで、中央処理装置２は、第３図において説
明したように、データバス巾は32ビツトであり、
チヤネル３と通信制御装置４との間のデータバス
巾は８ビツト（１バイト）で、更に、チヤネル３
は、主記憶装置１から送信データとして１ワード
（32ビツト）のデータを読み出し、通信制御装置
４に対しては１バイト毎に転送するものとする。
したがつて、この場合、１ワード（32ビツト）の
データは、チヤネル３から４回に分けて通信制御
装置４に転送されるが、その順序は例えば第４図
に示す１ワードの高次側から、即ち＃３バイト１
０３，＃２バイト１０２，＃１バイト１０１，
＃０バイト１００の順序とする。また主記憶装置
１のワード上には、例えばHDLC方式の場合は第
５図ａに、CCITTNo.７信号方式の場合は第５図
ｃにそれぞれ示すように送信データが書き込まれ
ているものとする。

以上の状態において、チヤネル３は送受信動作
を始める前に、中央処理装置からの指示により通
信制御装置４に対して回線対応にビツト送信順序
指定情報を転送する。この情報は、例えば２ビツ
トの情報でHDLC方式を指定する場合には２ビツ
ト“00”とし、CCITTNo.７信号方式を指定する
場合は２ビツト“11”とする。通信制御装置４の
通信制御部CCUは、このビツト送信順序指定情
報を受けると、レジスタ群６１の回線番号に対応
するレジスタに設定する。例えば＃０回線が
HDLC方式で、＃１回線がCCITTNo.７信号方式
とすると、レジスタ群６１の中の＃０回線対応の
レジスタには“00”が設定され、＃１回線対応の
レジスタには“11”が設定される。又、＃２…
＃Ｎ回線対応の各レジスタにも必要に応じ
“00”／“11”が設定され次に、チヤネル３は主
記憶装置１から送信データを続み出して通信制御
装置４に転送する。通信制御部CCUは、この転
送された送信データをバツフアメモリBMに格納
するが、この際、第１のセレクタ１―SELに対し
てセレクト信号線４０１及び出力イネーブル信号
線４０２によりレジスタ群６１の中からその時処
理している回線番号に対応するレジスタを選択
し、出力するように指示する。第２のセレクタ２
―SELのセレクト信号線４０５にはレジスタ群６
１の中から第１のセレクタ１―SELによつて選択
されたレジスタの内容が供給される。第２のセレ
クタ２―SELは、上記供給されたレジスタの内容
によつてバツフアメモリBMのメモリアドレス指
定線４０３の下位２ビツトの反転値か、反転しな
い値かを選択し、バツフアメモリBMのメモリア
ドレス情報の下位２ビツトとして該バツフアメモ
リBMに供給する。このバツフアメモリBMのメ
モリアドレス指定線４０３のｍ＋１ビツト構成の
下位２ビツトは、１フレームまたは１信号ユニツ
トをチヤネル３から転送される前に“00”に設定
しておき、以下１バイト転送されるたびに＋１と
するものとする。

ここで、HDLC方式を収容する＃０回線の場合
は、＃０回線対応のレジスタに“00”が設定され
ているので、バツフアメモリBMには第２のセレ
クタ２―SELを経た反転されないアドレスが供給
される。したがつて、バツフアメモリBMには第
７図ａに示すように送信データが格納される。な
お、第７図の左側の数字はバツフアメモリBMの
アドレスの下位２ビツトの２進値を示している。

又、＃１線の場合はCCITTNo.７信号方式を収
容しており、＃１回線対応のレジスタに“11”が
設定されているので、バツフアメモリBMには第
２のセレクタ２―SELを経たメモリアドレス指定
線４０３の下位２ビツトが反転された値がアドレ
スとして供給される。したがつて、１回目に送ら
れてくるバイト（第４図に示す＃３バイト１０３
で、第５図ｃではC4フイールドである。）は下位
２ビツド“00”が第２のセレクタ２―SEL経由に
より反転した値となつてバツフアメモリBMの下
位２ビツト“11”のアドレスに、２回目に送られ
てくるバイト（第５図ｃのＣ３フイールド）は下
位２ビツト“01”が第２のセレクタ２―SEL経由
により反転した値となつて下位２ビツト“10”の
アドレスに、３回目は同じく“10”が反転して
“01”のアドレスに４回目は同じく“11”が反転
して“00”のアドレスにそれぞれ格納される。２
ワード目も同様に格納されバツフアメモリBMに
は第７図ｂに示すように送信データが格納され
る。

なお、以上の説明ではメモリアドレス指定線４
０３のｍ＋１ビツトのうちの下位２ビツトのアド
レスについてのみ述べたが、この下位２ビツトの
アドレスは以上の説明からも理解できるように、
該下位２ビツトを除いた残りのｍまでのビツトと
組合されてバツフアメモリBMのメモリアドレス
を指定するものである。

以上の如く、＃０回線については第７図ａに、
＃１回線については第７図ｂに示すような配列で
夫々バツフアメモリBMに格納された送信データ
は、次に通信制御部CCUによつて読み出されて
回線制御部６２に送られるが、この読み出しの際
は通信制御部CCUは第１のセレクタ１―SELに
対して出力イネーブル信号線４０２によつて出力
を禁止するように指示する。第１のセレクタ１―
SELは、出力が禁止された場合は“00”となるよ
うにしておけば、これを受ける第２のセレクタ２
―SELは、メモリアドレス指定線４０３の下２ビ
ツトは反転されない値を選択してバツフアメモリ
BMに供給する。この読み出しの際のメモリアド
レス指定線４０３の下位２ビツトは、既述の書き
込みの際と同様に最初“00”に設定しておき、以
下、１バイト読み出すたびに＋１するようにして
おけば、バツフアメモリBMからの送信データの
読み出し順序は第７図ａ，ｂの上からとなる。即
ち、HDLC方式対応の＃０回線の場合は書き込み
順と同じ順序で読み出し、CCITTNo.７信号方式
対応の＃１回線の場合は４バイト毎に書き込み順
とは逆の順序で読み出すことになる。次いで、こ
の読み出された送信データは、通信制御部CCU
によつて回線制御部６２へ送出され、該回線制御
部６２ではバイト単位で送られる送信データを並
―直列変換して１バイトの低次のビツトから回線
に送信するとともに必要な処理を行う。

このようにして、＃０回線の場合はHDLC方
式、＃１回線の場合はCCITTNo.７信号方式のビ
ツト送信順序が夫々実現される。

なお、以上の説明では、バツフアメモリBMに
送信データを書き込む際に第１のセレクタ１―
SELにレジスタ群６１の中から１個を選択するよ
うに指示し、読み出す際に第１のセレクタ１―
SELの出力を禁示するように指示するとしたが、
これを逆にしても同様に両方のビツト送信順序が
実現可能である。又、受信側の動作の説明は、以
上の説明のチヤンネルと回線制御部とを入れ替た
説明とほぼ同様であるので省略する。更に、中央
処理装置のデータバス巾が32ビツトではなく例え
ば16ビツトの場合は、ビツト送信受信順序指定情
報をHDLC方式の場合は２ビツト“00”とし、
CCITTNo.７信号方式の場合は２ビツトの上位を
０，下位を１の“01”としておき、主記憶装置上
には第８図に示すように送信データを設定してお
けば良い。第８図のａはHDLC方式、ｂは
CCITTNo.７信号方式の場合を示している。た
だ、CCITTNo.７信号方式の場合にはビツト送
信／受信順序指定情報を“01”としてあるので、
バツフアメモリのアドレスは下１ビツトのみが反
転され、バツフアメモリにはチヤネルからの転送
順序とは２バイト毎に逆の順序で格納され、第８
図ｂの送信データは第７図ｂのようにバツフアメ
モリに格納される。以降の動作は中央処理装置の
データバス巾が32ビツトの場合と全く同様であ
る。

以上から明らかなように本発明による通信制御
装置は、ビツト送信／受信順序の相異，中央処理
装置のデータバス巾の相異を識別して制御方法を
変える必要は全くなく、上記の相異は単にビツト
送信／受信順序指定情報の中味を変えるのみで対
処可能であり、通信制御装置の処理内容が複雑に
なることはない。

次に、第９図を用いて本発明の第２の実施例に
ついて説明する。第９図においては、ビツト送
信／受信順序指定情報は、バツフアメモリBMの
内部にそのエリアを設けて記憶させている。又、
REGは複数の回線に共通に設けた共通レジスタ
であつて、バツフアメモリBMに送受データを書
き込むあるいは読み出す際、通信制御装置CCU
が必要に応じて予めバツフアメモリBMから被制
御回線対応のビツト送信／受信順序指定情報を続
み出して設定しておくためのものである。他は第
６図と同様である。即ち、この第２の実施例では
第１の実施例を示した第６図でのビツト送信／受
信順序指定情報を記憶する複数のレジスタ手段６
１をバツフアメモリBMに含ませ、更に、この複
数のレジスタ手段の中から１個を選択する第１の
セレクタ手段（１―SEL）を上記共通レジスタ
REGを用いることにより実現したものである。
詳述すると、通信制御部CCUがバツフアメモリ
BMから被制御回線対応のビツト送信／受信順序
指定情報を読み出して上記共通レジスタREGに
設定することにより実現したもので、その他の動
作は第６図で説明した第１の実施例と同様に行な
われる。

次に、第１０図を用いて第３の実施例について
説明する。この第１０図では第６図の通信制御部
CCUをマイクロプログラム論理で構成した場合
の実施例が示されているもので、ビツト送信／受
信順序指定情報を第９図に示した第２の実施例と
同じくバツフアメモリBMの内部にそのエリアを
設けて記憶されている。又、Ｍ―REGはバツフ
アメモリBMのアドレスを設定するメモリアドレ
スレジスタである。更に、通信制御部CCUはマ
イクロプログラム論理で制御される論理演算ユニ
ツトを内蔵しており、送受信データをバツフアメ
モリBMに書き込むあるいは読み出す際、必要に
応じて予めバツフアメモリBMから被制御回線対
応のビツト送信／受信順序指定情報を読み出し、
この情報とバツフアメモリBMのアドレス情報
（第６図，第９図の場合だとアドレス信号線４０
３に出力するアドレス情報相当に１バイト書き込
みまたは読み出し毎に＋１される。）との間で論
理演算ユニツトで排他的論理和（ＥＲ）を実行
した結果をメモリアドレスレジスタＭ―REGに
設定する。例えば、CCITTNo.７信号方式の場合
には送信データを４バイト毎に順序を逆転してバ
ツフアメモリに書き込むが、この場合は、ビツト
送信／受信順序指定情報の下２ビツトを“１”他
のビツトを“０”にしておけばＥＲ演算を実行
することによりアドレス情報の下２ビツトは反転
されてメモリアドレスレジスタＭ―REGに設定
される。即ち、この第３の実施例では第１の実施
例を示した第６図でのビツト送信／受信順序指定
情報を記憶する複数のレジスタ手段６１をバツフ
アメモリBMに含ませ、更に、この複数のレジス
タ手段の中から１個を選択する第１のセレクタ手
段１―SELは通信制御部CCUがバツフアメモリ
BMから被制御回線対応のビツト送信／受信順序
指定情報を読み出すことで実現し、又、バツフア
メモリBMのアドレスの下位ｎビツトの反転値と
反転しない値とのいずれかを選択する第２のセレ
クタ手段２―SELは通信制御部CCUの内部に設
けられた論理演算ユニツトによる排他的論理和の
演算により実現している。その他の動作は第１の
実施例と同様である。

以上の実施例の説明では、通信制御装置は複数
の回線を制御するものとしたが、１回線の場合で
も本発明は適用可能である。

以上説明したように、本発明によれば１機種の
通信制御装置が中央処理装置の指示により２種類
のビツト送信／受信順序の回線を制御出来るこ
と、及びデータバス巾の異る中央処理装置に対し
てもビツト送信／受信順序指定情報を変えるだけ
で１機種の通信制御装置が適用出来ることから量
産効果による経済化が図れる。また、同一の中央
処理装置が同時に２種の方式を処理する場合には
異方式の複数回線に対して１つの通信制御装置を
設ければ良いので経済的な通信システムが実現可
能である。

なお、以上の実施例では伝送制御手順として、
HDLC方式とCCITTNo.７信号方式とを例にして
説明したが、本発明はこれら２つの方式に限ら
ず、同様な相異点を有する他の方式にも広く適用
可能であることは実施例の説明からも明らかであ
る。

【図面の簡単な説明】

第１図はHDLC方式のフレーム構成及び回線へ
のデータの送出順序を示す図、第２図はCCITT
No.７信号方式の信号ユニツト構成図、第３図は通
信制御方式の構成の一例を示すブロツク図、第４
図は主記憶装置のワード構成図、第５図は、第１
図，第２図のフレーム構成，信号ユニツト構成の
主記憶装置の32ビツトのワード上への配列の一例
を示す図、第６図は本発明に係る通信制御装置の
一実施例を示すブロツク図、第７図はバツフアメ
モリ上のフレームまたは信号ユニツトの配列を示
す図、第８図は16ビツトの主記憶装置のワード上
のフレームまたは信号ユニツトの配列を示す図、
第９図，第１０図はそれぞれ本発明に係る第２，
第３の実施例を示すブロツク図である。 Ｆはフラグパターン、Ａはアドレスフイール
ド、Ｃは制御フイールド、Ｉ１，Ｉ２，Ｉ３は情
報フイールド、Ｉ２１，Ｉ２２は情報フイールド
Ｉ２の分割されたフイールド、Ｃ１〜Ｃ４は制御
フイールド、１は主記憶装置、２は中央処理装
置、３はチヤネル、４は通信制御装置、１０は主
記憶装置上の１ワードのデータ、１００〜１０３
は第０バイト〜第３バイト、CCUは通信制御
部、BMはバツフアメモリ、REGは共通レジス
タ、Ｍ―REGはメモリアドレスレジスタ、１―
SELは第１のセレクタ、２―SELは第２のセレク
タ、６１はレジスタ群、６２は回線制御部、４０
１はセレクト信号線、４０２は出力イネーブル信
号線、４０３はメモリアドレス指定線、４０４は
データバス、４０５はセレクト信号線である。

Claims (1)

1. 【特許請求の範囲】 １ 中央処理装置と１もしくは複数のデータ通信
   回線とに接続されてデータ通信回線を制御する装
   置であつて、中央処理装置からの送信データ及び
   データ通信回線からの受信データを一時蓄積する
   バツフアメモリと、中央処理装置からの指示によ
   り各種制御を行う通信制御部を有する通信制御装
   置において、 バツフアメモリのメモリアドレスビツトｍより
   小さいビツト数ｎビツト（ｍ＞ｎ１）から成る
   データのビツト送受信順序指定情報を受け、該情
   報をデータの送受信動作に先立つて中央処理装置
   からの指示により上記データ通信回線対応に記憶
   しておき、データの送受信動作の際は上記ビツト
   送受信順序指定情報によりバツフアメモリのメモ
   リアドレス情報を修飾してバツフアメモリの真の
   メモリアドレス情報とすることを特徴とする通信
   制御装置。