JPS6251265A - 半導体装置 - Google Patents
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- JPS6251265A JPS6251265A JP60191719A JP19171985A JPS6251265A JP S6251265 A JPS6251265 A JP S6251265A JP 60191719 A JP60191719 A JP 60191719A JP 19171985 A JP19171985 A JP 19171985A JP S6251265 A JPS6251265 A JP S6251265A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体装置、特に正孔をキャリアとする単体半
導体装置、或いは正孔をキャリアとする半導体素子を含
む半導体集積回路等の半導体装置に関する。
導体装置、或いは正孔をキャリアとする半導体素子を含
む半導体集積回路等の半導体装置に関する。
本発明は互いに異なる複数種の極薄の半導体構成物質層
の繰返し積重ねによる半導体へテロ構造超格子において
、特にその各半導体物質層を低原子層とするとき、特別
な性状を示し、ＬＯフォノン、（、Ｌｏｎｇｉｔｕｄｉ
ｎａｌ ０ｐ４１ｃａｌ Ｐｈｏｎｃｉｎ ）が局在し
、荷電粒子たる正孔の非局在、すなわち正孔の高い易動
度が得ら、れることに基づいて低原子層の極薄半導体物
質層の超格子によって正孔走行域の全部または一部を構
成し、この半導体物質層の積層方向に１Ｅ孔の主たる走
行方向を選定する。
の繰返し積重ねによる半導体へテロ構造超格子において
、特にその各半導体物質層を低原子層とするとき、特別
な性状を示し、ＬＯフォノン、（、Ｌｏｎｇｉｔｕｄｉ
ｎａｌ ０ｐ４１ｃａｌ Ｐｈｏｎｃｉｎ ）が局在し
、荷電粒子たる正孔の非局在、すなわち正孔の高い易動
度が得ら、れることに基づいて低原子層の極薄半導体物
質層の超格子によって正孔走行域の全部または一部を構
成し、この半導体物質層の積層方向に１Ｅ孔の主たる走
行方向を選定する。
高速度半導体装置として、夫々電子をキャリアとする各
種電界効果トランジスタ（ＦＥＴ）、ホットエレクトロ
ントランジスタ（ＨＥＴ） 、ヘテロ接合型バイポーラ
トランジスタ（ＨＢＴ）等において、より、高速度化を
はかる上で、より高いキャリアの移動度が望まれ、半導
体材料の開発、純度の向上などがはかられている。
種電界効果トランジスタ（ＦＥＴ）、ホットエレクトロ
ントランジスタ（ＨＥＴ） 、ヘテロ接合型バイポーラ
トランジスタ（ＨＢＴ）等において、より、高速度化を
はかる上で、より高いキャリアの移動度が望まれ、半導
体材料の開発、純度の向上などがはかられている。
上述したように、より高いキャリアの移動度が望まれ、
これを実現すべく種々の試みがなされているが、特に正
孔をキャリアとする半導体装置の高速度化が不充分であ
る。
これを実現すべく種々の試みがなされているが、特に正
孔をキャリアとする半導体装置の高速度化が不充分であ
る。
例えばＧａＡｓ系の半導体では、電子と正孔の有効質量
が１桁違うために、その移動速度、ひいてはＰチャンネ
ル型のＦＥＴと、Ｎチャンネル型のＦＥＴとの動作速度
が大きく異なるために、相補型の回路構成例えばｎチャ
ンネル型の絶縁ゲート型ＦＥＴとｐチャンネル型の絶縁
デー１〜型ＦＥＴとにより構成されるいわゆるＣ−ＭＯ
Ｓを構成することができないという問題点がある。
が１桁違うために、その移動速度、ひいてはＰチャンネ
ル型のＦＥＴと、Ｎチャンネル型のＦＥＴとの動作速度
が大きく異なるために、相補型の回路構成例えばｎチャ
ンネル型の絶縁ゲート型ＦＥＴとｐチャンネル型の絶縁
デー１〜型ＦＥＴとにより構成されるいわゆるＣ−ＭＯ
Ｓを構成することができないという問題点がある。
本発明は、特に正孔をキャリアとする半導体装置におい
て、その高速度化をはかる。因みに、本出願人は特願昭
６０−５２９７’３号出願によってこの超格子構造にお
ける電子の移動度に関する特性を利用した半導体装置に
ついては、すでに提案しているところである。したがっ
て本発明装置によれば、例えば電子と正孔を夫々キャリ
アとする高速度の相補型の電界効果トランジスタいわゆ
るＣ−ＭＯＳの構成をとることができるようにするもの
である。
て、その高速度化をはかる。因みに、本出願人は特願昭
６０−５２９７’３号出願によってこの超格子構造にお
ける電子の移動度に関する特性を利用した半導体装置に
ついては、すでに提案しているところである。したがっ
て本発明装置によれば、例えば電子と正孔を夫々キャリ
アとする高速度の相補型の電界効果トランジスタいわゆ
るＣ−ＭＯＳの構成をとることができるようにするもの
である。
本発明は、正孔をキャリアとする半導体装置に□おいて
、ごの正孔の走行域の全部または一部を、第３図に示す
ように、夫々分数を含む８原子層以ドの単体物質、或い
は２元化合物半導体物質より成る互いに異なる複数種の
半導体構成物質層Ｌｔ。
、ごの正孔の走行域の全部または一部を、第３図に示す
ように、夫々分数を含む８原子層以ドの単体物質、或い
は２元化合物半導体物質より成る互いに異なる複数種の
半導体構成物質層Ｌｔ。
Ｌ２．Ｌ３ ・・・が交互に複数の周期層をもってエ
ピタキシャル成長された超格子構造の半導体層（１）に
よって構成し、この半導体構成物質層り、。
ピタキシャル成長された超格子構造の半導体層（１）に
よって構成し、この半導体構成物質層り、。
■、２．Ｌ３ ・・・を横切る矢印ａで承ず方向を正
孔の走行方向とする。つまり超格子構造によるペテロ接
合面が正孔の走行方向を横切る方向となるように選定さ
れる。
孔の走行方向とする。つまり超格子構造によるペテロ接
合面が正孔の走行方向を横切る方向となるように選定さ
れる。
この超格子構造の半導体構成物質層は力いに異種の半導
体構成物質層の例えば元素Ａ及びＢの２元混晶半導体（
ＡＢ）と、元素Ｃ及びＤの２元混晶半導体層（ＣＩ））
の各ｎ原子層とｍ原子層の各半導体層が、（ＡＢ）ｎ
−（ＢＣ）ｍ −（ＡＢ＞ｎ−（ＢＣ）ｍ−・・・の周
期的に繰返えして積層された構造となし得る。この場合
、後述するようにＬＯフォノンが各半導体層に局在でき
るように、つまり各混晶（ＡＢ）及び＜ｃ、Ｄ）におけ
る！−０フオノンのエネルギー（振動数）−波数（運動
量）ブランチ特性が一致することがないように（ＡＢ）
及び（ＣＤ）の各混晶のうちの原子量の小さい方の元素
同志の原子量に大きな差がある材料を選定するものであ
り、その例としては（ＡＢ）として（へ１八Ｓ）を、
（ＣＤ）として（ＧａＡｓ）の混晶より構成し得る。
体構成物質層の例えば元素Ａ及びＢの２元混晶半導体（
ＡＢ）と、元素Ｃ及びＤの２元混晶半導体層（ＣＩ））
の各ｎ原子層とｍ原子層の各半導体層が、（ＡＢ）ｎ
−（ＢＣ）ｍ −（ＡＢ＞ｎ−（ＢＣ）ｍ−・・・の周
期的に繰返えして積層された構造となし得る。この場合
、後述するようにＬＯフォノンが各半導体層に局在でき
るように、つまり各混晶（ＡＢ）及び＜ｃ、Ｄ）におけ
る！−０フオノンのエネルギー（振動数）−波数（運動
量）ブランチ特性が一致することがないように（ＡＢ）
及び（ＣＤ）の各混晶のうちの原子量の小さい方の元素
同志の原子量に大きな差がある材料を選定するものであ
り、その例としては（ＡＢ）として（へ１八Ｓ）を、
（ＣＤ）として（ＧａＡｓ）の混晶より構成し得る。
上述したように本発明においては、正孔の走行域の全部
または一部を半導体超格子構造によって構成するもので
あるが、この超格子構造によってＬＯフォノンを局在さ
せ得て正孔の移動度の向上がはかられるものである。
または一部を半導体超格子構造によって構成するもので
あるが、この超格子構造によってＬＯフォノンを局在さ
せ得て正孔の移動度の向上がはかられるものである。
以下詳細に説明する。
荷電粒子はクーロン相互作用により、電荷によって散乱
される。今、格子振動、すなわちフォノンによる散乱を
考えると、これによる電荷ρば、ボーラリゼーションＰ
を用いて、 ρ−Ｖ−Ｐ ・・・（１）と書ける
。一方、Ｐは、 Ｐ ＝ｃｏｎｓｔ、’Ｘ （ＬＬ−１１−）
・・・ｆ２）と書ける。１．Ｉ１４．１．ｌｌ−は例え
ばＧａＡｓのＧａ原子と＾Ｓ原子の変位である。（１１
１，’−Ｌ）はしたがって相対変位である。
される。今、格子振動、すなわちフォノンによる散乱を
考えると、これによる電荷ρば、ボーラリゼーションＰ
を用いて、 ρ−Ｖ−Ｐ ・・・（１）と書ける
。一方、Ｐは、 Ｐ ＝ｃｏｎｓｔ、’Ｘ （ＬＬ−１１−）
・・・ｆ２）と書ける。１．Ｉ１４．１．ｌｌ−は例え
ばＧａＡｓのＧａ原子と＾Ｓ原子の変位である。（１１
１，’−Ｌ）はしたがって相対変位である。
（１）式及び（２）式よりフォノンをつくる有効な電荷
ρは、 ρ−Ｖ・ （１１４−ＩＩＩ−） ・・・
（３）と書ける。音響フォノンは、川、Ｓｕ−であって
（３）式の右辺はＯとなるので電１ｉｉｉρには効かず
、また横振動は、ｖｌ （ｕｌｔ−ＩＬ）によって、ρ
−０となり、矢張り電荷ρに効かない。つまり、電荷ρ
にはＬＯフォノンが一番効くことがわかる。
ρは、 ρ−Ｖ・ （１１４−ＩＩＩ−） ・・・
（３）と書ける。音響フォノンは、川、Ｓｕ−であって
（３）式の右辺はＯとなるので電１ｉｉｉρには効かず
、また横振動は、ｖｌ （ｕｌｔ−ＩＬ）によって、ρ
−０となり、矢張り電荷ρに効かない。つまり、電荷ρ
にはＬＯフォノンが一番効くことがわかる。
そこで、（２）式のＰをＬＯフォノンの生成及び消滅の
各演算子ａ７及びａ、を使って司き直ずと、と書ける。
各演算子ａ７及びａ、を使って司き直ずと、と書ける。
ここで、γ−１−ε。・（ε。−リ ）・ωＬ６であり
、詣はブランク定数、ωＬＯはＬＯフォノンの周波数、
■は体積、ε０は静電誘電率、８〜は高周波銹電率、Φ
、はボーラリゼーションのユニットベクトルである。
、詣はブランク定数、ωＬＯはＬＯフォノンの周波数、
■は体積、ε０は静電誘電率、８〜は高周波銹電率、Φ
、はボーラリゼーションのユニットベクトルである。
荷電粒子と■、０フオノンの相互作用（ｐｒｉ；Ｉ ｉ
ｃｈ 。
ｃｈ 。
相互作用）のハミルトニアンは、
と書ける。これを（４）式に代入して計算すると、・・
・（６） が求まる。
・（６） が求まる。
さて、問題の荷電粒子とＩ、０フオノンとの散乱確率Ｗ
は、 ・・・（７） と書ける。つまり、（６）式の２乗に比例する。すなわ
ち、 Ｗ代二 ・・・（８） 、 ｑ２ 超格子構造の薄膜半導体層の結晶中の局在フォノンは、 ｑ〜−・・・（９） Ｏ （ａは格子定数）であるので、超格子構造では、超格子
構造によらない、いわゆるバルクの場合に比しその散乱
確率が極めて小さいことが分る。
は、 ・・・（７） と書ける。つまり、（６）式の２乗に比例する。すなわ
ち、 Ｗ代二 ・・・（８） 、 ｑ２ 超格子構造の薄膜半導体層の結晶中の局在フォノンは、 ｑ〜−・・・（９） Ｏ （ａは格子定数）であるので、超格子構造では、超格子
構造によらない、いわゆるバルクの場合に比しその散乱
確率が極めて小さいことが分る。
このように、超格子構造では、荷電粒子、つまり、正孔
や電子がＬＯフォノンと散乱し合わないことが分る。
や電子がＬＯフォノンと散乱し合わないことが分る。
そして、超格子構造の積層方向、すなわち各薄膜半導体
層の厚さ方向に関しては、各薄膜半導体１−を低原子層
、すなわち８原子層以下にするときは、各層において波
動関数の滲み出しが生じることにより、荷電粒子の移動
は充分に達成できる。
層の厚さ方向に関しては、各薄膜半導体１−を低原子層
、すなわち８原子層以下にするときは、各層において波
動関数の滲み出しが生じることにより、荷電粒子の移動
は充分に達成できる。
このことについては、第４図に示す超格子構造の半導体
におけるエネルギーバンドギャップの測定結果によって
明らかとなるところである。すなわち、第４図は、Ｃｒ
ドープのＧａＡｓ基体上に、ＭＯＣシロ（Ｍｅｔａｌ
ｏｒｇａｎｉｃｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ ）によって形成したｎ原子層のＡ
ｌＡｓ層と、ｍ原子層のＧａＡｓ層との繰返えし積層に
よる（＾１八５）ｎ−（ＧａＡｓ） ｍの超格子構造に
おけ、るｎ＝ｍでその４ａを変更して夫々のエネルギー
ギャップを測定したもので、黒丸印は夫々その測定値を
プロットしたものである。同図に示した破線曲線はクロ
ーニッヒ・ベニ−（ｌｌｒｏｎｉｇ−Ｐｅｎｎｅｙ ）
の理論に基づく計算によって得たエネルギーギャップを
示したもので、この破線曲線と比較して明らかなよ、う
にｎ−ｍ≦８でクローニッヒ・ベニ−のモデルに−、致
せず小さいバンドギャップとな、っている。つまり、８
原子ｒ−以下、特に２．３原子層以下では、荷電粒子は
局在しないで積層方向、に伝導できる。
におけるエネルギーバンドギャップの測定結果によって
明らかとなるところである。すなわち、第４図は、Ｃｒ
ドープのＧａＡｓ基体上に、ＭＯＣシロ（Ｍｅｔａｌ
ｏｒｇａｎｉｃｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ ）によって形成したｎ原子層のＡ
ｌＡｓ層と、ｍ原子層のＧａＡｓ層との繰返えし積層に
よる（＾１八５）ｎ−（ＧａＡｓ） ｍの超格子構造に
おけ、るｎ＝ｍでその４ａを変更して夫々のエネルギー
ギャップを測定したもので、黒丸印は夫々その測定値を
プロットしたものである。同図に示した破線曲線はクロ
ーニッヒ・ベニ−（ｌｌｒｏｎｉｇ−Ｐｅｎｎｅｙ ）
の理論に基づく計算によって得たエネルギーギャップを
示したもので、この破線曲線と比較して明らかなよ、う
にｎ−ｍ≦８でクローニッヒ・ベニ−のモデルに−、致
せず小さいバンドギャップとな、っている。つまり、８
原子ｒ−以下、特に２．３原子層以下では、荷電粒子は
局在しないで積層方向、に伝導できる。
上述したところから、荷電粒子、つまり、正孔及び電子
は、共に超格子構造の半導体層の積層方向に関してＬＯ
フォノンによる散乱がなく高い移動度を示す。
は、共に超格子構造の半導体層の積層方向に関してＬＯ
フォノンによる散乱がなく高い移動度を示す。
そして、このようにＬＯフォノンが局在するためには、
前・述したように各薄膜半導体層におけるＬＯフォノン
のブランチ特性が相違する半導体物質が選定される。
前・述したように各薄膜半導体層におけるＬＯフォノン
のブランチ特性が相違する半導体物質が選定される。
、第１図を参照して本発明をｐチャンネル型、すなわち
正孔をキャリアとする絶縁ゲート型Ｆ、ＥＴ（ＭＯ３）
に適用する場合の一例を説明する。この場合、例えばＣ
ｒドープの半絶縁性のＧａＡｓより成る基板（２）上に
、例・えばＡｌＡｓの２元混晶とＧａＡｓの２元混晶よ
り成る各８原子層以下の例えば３〜５原子層の極薄の半
導体構成物質１爾が交互にＭＯＣＶＤ法１或いはＭＢ
Ｅ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）
ｔｌによってエピタキシャル成長させた超格子構造の
ｎ型の半導体層＋１）を形成する。そして、この半導体
層（１１上に１．、例えば、これを構成する極薄半導体
層の構成材料例えばＡｌＡｓ及びＧａＡｓのうち、エネ
ルギーギャップの大なる方の不純物がノンドープの半導
体材料、この例ではＡｌＡｓ層による絶縁層（３）を、
例えば同様にＭＯＣＶ Ｄ、或いはＭ Ｂ Ｅ法管によ
。
正孔をキャリアとする絶縁ゲート型Ｆ、ＥＴ（ＭＯ３）
に適用する場合の一例を説明する。この場合、例えばＣ
ｒドープの半絶縁性のＧａＡｓより成る基板（２）上に
、例・えばＡｌＡｓの２元混晶とＧａＡｓの２元混晶よ
り成る各８原子層以下の例えば３〜５原子層の極薄の半
導体構成物質１爾が交互にＭＯＣＶＤ法１或いはＭＢ
Ｅ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）
ｔｌによってエピタキシャル成長させた超格子構造の
ｎ型の半導体層＋１）を形成する。そして、この半導体
層（１１上に１．、例えば、これを構成する極薄半導体
層の構成材料例えばＡｌＡｓ及びＧａＡｓのうち、エネ
ルギーギャップの大なる方の不純物がノンドープの半導
体材料、この例ではＡｌＡｓ層による絶縁層（３）を、
例えば同様にＭＯＣＶ Ｄ、或いはＭ Ｂ Ｅ法管によ
。
って形成する。そして、この絶縁層（３）をその厚さ方
向に横切って少くとも超格子構造の半導体層＋１１に到
達する深さ、図示の例では半導体層（１）を横“切る深
さに、ｐ型のソース及びドレイン（４ｓ）及び（４ｄ）
を例えばアロイ法によって形成し、両者間にゲート電極
（５）を被着する。Ｓ、Ｄ及びＧは夫々ソース、ドレイ
ン及びゲートの各端子を示す。
向に横切って少くとも超格子構造の半導体層＋１１に到
達する深さ、図示の例では半導体層（１）を横“切る深
さに、ｐ型のソース及びドレイン（４ｓ）及び（４ｄ）
を例えばアロイ法によって形成し、両者間にゲート電極
（５）を被着する。Ｓ、Ｄ及びＧは夫々ソース、ドレイ
ン及びゲートの各端子を示す。
超格子構造の半導体層ｆｌｌは、その各極薄の半導体層
、この例ではＡｌＡｓ層とＧａＡｓ１ｆｊの積層方向が
ソース（４ｓ）及びトレイン（４ｄ）間の配列方向、つ
まりキャリアの走行方向となるように選定される。
、この例ではＡｌＡｓ層とＧａＡｓ１ｆｊの積層方向が
ソース（４ｓ）及びトレイン（４ｄ）間の配列方向、つ
まりキャリアの走行方向となるように選定される。
云い換えれば、へ１篩層とＧａＡｓＮとの間のへテロ接
合面がキャリアの走行方向と交わる方向となるように形
成される。このような超格子構造の形成は、例えば基板
（２）の半導体層（１）を形成する生血をθ゛だけ佃け
た基板を用い、例えば上述した２種の極薄半導体層によ
って形成する場合は、先ず一方の種類の半導体層例えば
ＡｌＡｓを基板（２）の主面の例えば１／２の面積を覆
うだけＭＯＣＶｒｌ或いはＭＢＥによってエピタキシー
し、続いて残る １／２の面積を原料供給ガスを切り換
えて他方の種類の半導体層例えばＧａＡｓをエピタキシ
ーし、このような作業を繰り返えずことによって形成し
得る。
合面がキャリアの走行方向と交わる方向となるように形
成される。このような超格子構造の形成は、例えば基板
（２）の半導体層（１）を形成する生血をθ゛だけ佃け
た基板を用い、例えば上述した２種の極薄半導体層によ
って形成する場合は、先ず一方の種類の半導体層例えば
ＡｌＡｓを基板（２）の主面の例えば１／２の面積を覆
うだけＭＯＣＶｒｌ或いはＭＢＥによってエピタキシー
し、続いて残る １／２の面積を原料供給ガスを切り換
えて他方の種類の半導体層例えばＧａＡｓをエピタキシ
ーし、このような作業を繰り返えずことによって形成し
得る。
このような構成によるｎチャンネル型ＦＥＴによれば、
ゲート電極（５）への印加電圧によってこのゲート電極
（５）下のソース及びドレイン間の半導体層（１）の絶
縁層（３）との赤肉にｐ型チャンネルを形成して、ソー
ス（４Ｓ）及びドレイン（４ｄ）間に正孔の走行領域を
形成するものであるが、この場合この正孔の走行領域が
、ごの正孔の走行方向を横切ってヘテロ接合面が配列さ
れた超格子構造としたごとによって、高い正孔移動度、
したがって高速動作を行うことができる。
ゲート電極（５）への印加電圧によってこのゲート電極
（５）下のソース及びドレイン間の半導体層（１）の絶
縁層（３）との赤肉にｐ型チャンネルを形成して、ソー
ス（４Ｓ）及びドレイン（４ｄ）間に正孔の走行領域を
形成するものであるが、この場合この正孔の走行領域が
、ごの正孔の走行方向を横切ってヘテロ接合面が配列さ
れた超格子構造としたごとによって、高い正孔移動度、
したがって高速動作を行うことができる。
また、第２図は第１図で説明した本発明によるｎチャン
ネル型ＦＥＴを、ｎチャンネル型ＦＥＴと共に形成して
Ｃ−ＭＯＳを形成した場合の一例で、第２図において、
第１図と対応する部分には同一符号を付して重複説明を
省略するが、この場合においても前述したと同様に基板
ｆ２１ 」二に、超格子構造の半導体層（１）を形成す
るが、この例ではこの半導体層（１１に選択的にｎ型の
不純物とｐ型の不純物とをイオン注入、拡散等によって
形成してｎ型部分（１ｎ）とｐ型部分（１ｐ）を形成し
、夫々にソース（４ｓｚ ） （４ｓ２ ） 、ドレ
イン（４ｄｔ ） （４ｄ２）を形成し、夫々のソー
ス及びドレイン（４’ｓｔ’）及び（４ｄｚ ）間、（
４Ｓ２）及び（４ｄ２）間の絶縁Ｎ ′（３）上に
夫々ゲート電極（５１）及び（５２）を形成する。Ｇ１
．Ｓｌ及びＤｌはｐチャンネル型ＦＢＴのゲート、ソー
ス及びドレインの各端子、Ｇ２゜Ｓ２及びＤ２はｎチャ
ンネル型ＦＥＴのゲート、ソース及びドレインの各端子
を示す。
ネル型ＦＥＴを、ｎチャンネル型ＦＥＴと共に形成して
Ｃ−ＭＯＳを形成した場合の一例で、第２図において、
第１図と対応する部分には同一符号を付して重複説明を
省略するが、この場合においても前述したと同様に基板
ｆ２１ 」二に、超格子構造の半導体層（１）を形成す
るが、この例ではこの半導体層（１１に選択的にｎ型の
不純物とｐ型の不純物とをイオン注入、拡散等によって
形成してｎ型部分（１ｎ）とｐ型部分（１ｐ）を形成し
、夫々にソース（４ｓｚ ） （４ｓ２ ） 、ドレ
イン（４ｄｔ ） （４ｄ２）を形成し、夫々のソー
ス及びドレイン（４’ｓｔ’）及び（４ｄｚ ）間、（
４Ｓ２）及び（４ｄ２）間の絶縁Ｎ ′（３）上に
夫々ゲート電極（５１）及び（５２）を形成する。Ｇ１
．Ｓｌ及びＤｌはｐチャンネル型ＦＢＴのゲート、ソー
ス及びドレインの各端子、Ｇ２゜Ｓ２及びＤ２はｎチャ
ンネル型ＦＥＴのゲート、ソース及びドレインの各端子
を示す。
面この場合、ｐチャンネル型のＦＥＴ、ずなわち正孔を
キャリアとするＦＥＴにおいては、より高い移動度とな
るようにそのキャリアとしていわゆる軽い正孔が寄与す
るように、つまり、軽いキャリアに関するバンドギャッ
プが、重い正孔のバンドギャップに比し小となるように
半導体層（１）は、特に歪超格子構造とする。この半導
体層＋１１の歪を調整する方法としては、良（知られる
ように超格子の各層の厚さを選定するとか２元混晶の各
層をＺ 用いるときは、互いに格子が不整合の層を用いるなどの
方法がある。尚、このように半導体中にストレスを導入
して、デフォーメーションボランシャルを媒介にして価
電子帯のトップの縮退を解くことにより軽い正孔を低エ
ネルギーバンドギャップとすることは文献ヴオアザン他
、フィジカルレビ：ｚ −（Ｐ、Ｖｏｉｓｉｎ ｅｔ
ａｌ、 ｌ’ｈｙｓ、 Ｒｅｖ、） ８３０２２７６
（１９８４）’ 、ボラック他、フィジカル レビュ（
Ｆ、 Ｈ，Ｐｏ１ｌａｋ ｅｔ ａｌ、 Ｐｈｙｓ、
Ｒｅｖ、） １７２（１９６Ｂ）によっても知られて
いるところである。
キャリアとするＦＥＴにおいては、より高い移動度とな
るようにそのキャリアとしていわゆる軽い正孔が寄与す
るように、つまり、軽いキャリアに関するバンドギャッ
プが、重い正孔のバンドギャップに比し小となるように
半導体層（１）は、特に歪超格子構造とする。この半導
体層＋１１の歪を調整する方法としては、良（知られる
ように超格子の各層の厚さを選定するとか２元混晶の各
層をＺ 用いるときは、互いに格子が不整合の層を用いるなどの
方法がある。尚、このように半導体中にストレスを導入
して、デフォーメーションボランシャルを媒介にして価
電子帯のトップの縮退を解くことにより軽い正孔を低エ
ネルギーバンドギャップとすることは文献ヴオアザン他
、フィジカルレビ：ｚ −（Ｐ、Ｖｏｉｓｉｎ ｅｔ
ａｌ、 ｌ’ｈｙｓ、 Ｒｅｖ、） ８３０２２７６
（１９８４）’ 、ボラック他、フィジカル レビュ（
Ｆ、 Ｈ，Ｐｏ１ｌａｋ ｅｔ ａｌ、 Ｐｈｙｓ、
Ｒｅｖ、） １７２（１９６Ｂ）によっても知られて
いるところである。
面、上述した例では超格子構造の半導体１’ｅｉ （１
１が、２種の極薄の半導体構成物質層の積層構造である
場合について説明したが、ｎ種の場合は夫々 １／ｎの
面積について各半導体構成物質層のエピタキシーを切換
え形成すれば良い。
１が、２種の極薄の半導体構成物質層の積層構造である
場合について説明したが、ｎ種の場合は夫々 １／ｎの
面積について各半導体構成物質層のエピタキシーを切換
え形成すれば良い。
また上述した例では、絶縁ゲ、−ト型Ｆ’ＢＴに本発明
を適用した場合であるが、正孔をキャリアとする他の各
種半導体装置と、例えば発光半導体装ｉｕを構成するこ
ともでき、これに伴い、超格子構造の半導体）Ｉｆ ’
＋１）としてはそのヘテロ接合面が上述したように基板
（２）と交わる方向に形成する場合に限られるものでは
なく、ヘテロ接合面基板（１）の面に沿う方向とするこ
ともできる。
を適用した場合であるが、正孔をキャリアとする他の各
種半導体装置と、例えば発光半導体装ｉｕを構成するこ
ともでき、これに伴い、超格子構造の半導体）Ｉｆ ’
＋１）としてはそのヘテロ接合面が上述したように基板
（２）と交わる方向に形成する場合に限られるものでは
なく、ヘテロ接合面基板（１）の面に沿う方向とするこ
ともできる。
上述したように本発明によれば、正孔の移動度の高い、
したがって高速度各種半導体装置を得ることができる。
したがって高速度各種半導体装置を得ることができる。
またこれによってＣ−ＭＯＳを構成することもできるも
のであり、この場合に軽い質量の正孔をキャリアとする
ｐチャンネル型のＦＥＴを構成することによって、正孔
及び電子の両キャリアの有効質量をほぼ同等とすること
ができて、効率の良い、したがって電力消費の小さいＣ
−ＭＯＳを構成できるなど多くの利益を有する。
のであり、この場合に軽い質量の正孔をキャリアとする
ｐチャンネル型のＦＥＴを構成することによって、正孔
及び電子の両キャリアの有効質量をほぼ同等とすること
ができて、効率の良い、したがって電力消費の小さいＣ
−ＭＯＳを構成できるなど多くの利益を有する。
第１図及び第２図は夫々本発明による半導体装置の各側
の路線的断面図、・第３図はその超格子構造の半導体層
の説明図、第４図は原子層とエネルギーギャップとの関
係を示す図である。 （１１は超格子構造の半導体層、（２）は基板、（４Ｓ
）（４ｓｔ ） （４！！２ ）はソース、（４ｄ）
（４ｄ１） （４ｄ２）はドレイン、１５１ （
５１） （５２）はゲート電極である。 Ｈ井分￥Ｊ’）’＞トＳ 厖 看
の路線的断面図、・第３図はその超格子構造の半導体層
の説明図、第４図は原子層とエネルギーギャップとの関
係を示す図である。 （１１は超格子構造の半導体層、（２）は基板、（４Ｓ
）（４ｓｔ ） （４！！２ ）はソース、（４ｄ）
（４ｄ１） （４ｄ２）はドレイン、１５１ （
５１） （５２）はゲート電極である。 Ｈ井分￥Ｊ’）’＞トＳ 厖 看
Claims (1)
- 夫々分数を含む８原子層以下の単体物質、或いは２元化
合物半導体物質より成る互いに異なる複数種の半導体構
成物質層が交互にエピタキシャル成長された超格子構造
の半導体層によって正孔の走行域の全部または一部が構
成され、上記半導体構成物質層を横切る方向を上記正孔
の走行方向に選定したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191719A JPS6251265A (ja) | 1985-08-30 | 1985-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191719A JPS6251265A (ja) | 1985-08-30 | 1985-08-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6251265A true JPS6251265A (ja) | 1987-03-05 |
Family
ID=16279340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60191719A Pending JPS6251265A (ja) | 1985-08-30 | 1985-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6251265A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179580A (ja) * | 1987-01-21 | 1988-07-23 | Nec Corp | 半導体積層構造 |
| WO2002001641A1 (fr) * | 2000-06-27 | 2002-01-03 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur |
| US7230253B2 (en) | 2003-08-12 | 2007-06-12 | Samsung Sdi Co., Ltd. | Carrier and analyzing apparatus including the carrier |
-
1985
- 1985-08-30 JP JP60191719A patent/JPS6251265A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179580A (ja) * | 1987-01-21 | 1988-07-23 | Nec Corp | 半導体積層構造 |
| WO2002001641A1 (fr) * | 2000-06-27 | 2002-01-03 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur |
| EP1231640A1 (en) * | 2000-06-27 | 2002-08-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6674131B2 (en) | 2000-06-27 | 2004-01-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor power device for high-temperature applications |
| EP1231640A4 (en) * | 2000-06-27 | 2008-10-08 | Matsushita Electric Ind Co Ltd | SEMICONDUCTOR COMPONENT |
| US7230253B2 (en) | 2003-08-12 | 2007-06-12 | Samsung Sdi Co., Ltd. | Carrier and analyzing apparatus including the carrier |
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