JPS62502430A

JPS62502430A - 透過ラッチを用いるマイクロプログラム可能な装置

Info

Publication number: JPS62502430A
Application number: JP61501145A
Authority: JP
Inventors: ガード，ダグラス
Original assignee: アナログ・ディバイセス・インコ−ポレ−テッド
Priority date: 1985-02-11
Filing date: 1986-02-04
Publication date: 1987-09-17
Also published as: US4791551A; EP0214184A1; WO1986004700A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の名称〕透過ラッチを用いるマイクロプログラム可能な装置〔技術分野ゴ本発明は、ディジタル情報または信号処理システムの分野に関し、特にこのシステムの処理または制御装置に関する。更に、本発明はこのような情報または信号の処理システムの制御装置内のプログラム（特にマイクロプログラム）される制御経路に関する。

〔従来技術〕マイクロプログラミングは、３０年以上もの間ディジタル・コンピュータにおける制御装置または他のディジタル・コントローラの設計および使用のための方法として存在してきた手法である。（以下本文においては、用語「ディジタル・コンピュータ」はそれ自体で用いられるが、他のディジタル的に制御される装置もまた意味しかつこれを含むものと理解されたい。）ディジタル・コンピュータにおいては、制御装置はプロセッサ即ち中央処理装置を意味することもある。制御装置は、システム内の全てのハードウェアのアクティビティを指令するシステムの部分である。例えば、制御装置は、メモリーから命令を取出させ、命令を復号して行われるべき操作を決定し、データのソースおよび宛先を決定し、データの移動および所要の操作を行わせ、次いで停止操作が実行されるまでプロセス全体を反復する。ハードヮイアド制御即ち従来の制御においては、制御装置のロジックはゲート、フリップフロップその他の素子の太きなプレイを用いて機械が構築される時内部で物理的に配線される。このようなハードワイアド構造は、ある予め定めた方法における「機械（または機械レベル）」命令の固定されたレパートリを実行することができるように意図されている。

機械命令の実行はデータのレジスタ間の移動を必要とするが、機械命令は、データの移動が単独であるかもしくは他のアクティビティと同時に生じるかの如何は問題にしない。従って、データのレジスタ間の移動の比較的大きな制御を許容するマイクロ命令と呼ばれる低レベルのセットを定義することが可能である。機械レベルの命令の実行は関連するあるシーケンスのマククロ命令の実行によって得られ、このシーケンスはしばしばマイクロプログラムと呼ばれる。

使用し得る機械レベルの各命令のためのマイクロプログラムは制御メモリー内に格納することができるが、このメモリーはまた制御ストア、マイクロプログラムまたはマイクロコード・メモリーとも呼ばれる。ある特定の機械命令を実行するため、対応するマイクロプログラムが実行される。ユーザが自身のマイクロプログラムの書込みが許されるようにシステムが構成される時、ユーザ生成マイクロプログラムの格納のため使用されるメモリーは、しばしば書込み可能な制御ストアまたは変更可能な制御メモリーと呼ばれる。ユーザによるマイクロプログラミングは、自らが新たな機械レベルの命令の生成（メーカが供給する命令セットの増補）を可能にし、別のコンピュータ用とされる命令セットを用いて書かれたソフトウェアをあるコンピータが受入れることを可能にするためしばしば用いられる。これはエミュレーションと呼ばレル。

マイクロプログラム可能な機械におけるマイクロプログラム・メモリーは次の２つの部分にしばしば分けられる。即ち、（１）メーカにより指定される如き機械の基本的な命令セットを実行するためのマイクロコードを保有する続出し専用メモリー（Ｒ（Ｔｈｉ）、および（２）書込み可能な制御ストアのためのランダム・アクセス・メモリー（ＲＡＭ）である。ビット・スライス・マイクロプロセッサと呼ばれるあるマイクロプログラム可能なマイクロプロセッサは、予め選定された機械レベルの命令セットを伴わず、全ての更に高いレベルの命令をユーザが生成したマ・イクロ命令から生成されたままとする。

アルコンピユータ・システムのマイクロプログラム可能な制御機構は、プログラム・シーケンサおよび演算論理装置、レジスタおよび制御用フリップフロップの如き他の種々のものに基づいて作動する。これらの種々の装置は、一般に「資源」と呼ばれる。本論の目的のためには、シーケンサは、例えこれが通常個別に処理されようとも、資源として考えてよい。各マイクロ命令は、マイクロプログラムされたシステムにおける資源および制御回線の各々を制御し、所要の操作およびレジスタ間の転送を行うため１つ以上のビットを有する。このため、マイクロ命令のビットはデータならびに指令を含み得る。従って、マイクロ命令はしばしば非常に大きなものとなり、５０．６０あるいはそれ以上のビットを包含し得る。１つのマイクロ命令内のビットが全ての資源に対して加えられて資源がクロックされる時、１つのマイクロ命令が実行される。

機械の命令は、１つのマイクロプログラム、即ちある予め定めたシーケンスにおけるいくつかのマイクロ命令の実行によって行われる。連続する各マイクロ命令のアドレスはプログラム・シーケンサに°よって生成される。各マイクロ命令の間に与えられた条件信号および命令を用いるシーケンサは、その内容が読出される次のマイクロコードのアドレスを決定する。このマイクロコード・アドレスは、制御メモリーに対してシーケンサによって与えられ、短い時間（メモリーのアクセス時間）の後、対応するマイクロ命令がマイクロプログラム・メモリーの出カニ現われる。各マイクロ命令は、１つのクロック信号のある予め定めたエツジにおいて、マイクロプログラム・メモリーの出力に現われる。

多（のシステムおよびアプリケーションにおいて、マイクロ命令の実行速度は大きな関心事である。多くの要因がマイクロ命令の実行時間に影響を及ぼすが、マイクロプログラムのメモリー・アクセスはしばしば命令サイクルの実質的部分を費やすため、最も重要な要因の１つはマイクロプログラムのメモリー・アクセス時間である。このようなアクセス時間を短縮するため、もし最速のマイクロプログラム・メモリーが既に使用されていなければコストの追加の犠牲において更に速いマイクロプログラム・メモリーを使用することもできるが、マイクロプログラム・メモリーのコストはアクセス時間とは逆に変化する。

即ち、メモリーの速度が太き（なればなる程、そのコストは高（なる。逐次ではなく他の操作と同時にある操作が生じることを許容するアーキテクチャを用いることにより他の改善が得られる。

しかし、あるマイクロプログラムが実行中である時ゆ、このプログラム全体の完了までその構成マイクロ命令はある意図された予め定めたシーケンスで実行されなければならないが、これはこのマイクロプログラムが対応するある機械命令を実現する１つの方法として作動するためである。このことは、同時性の可能性を制限する。各マイクロ命令が次のマイクロ命令に進む前に実行するに充分な時間を許容することが更に重要である。

このような作動条件は、一般に、その時のマイクロ命令が完全に実行されるまでは、次のマイクロ命令をシステムの資源に対して与えさせないことにより保証される。現在と次の命令間の分離は、マイクロプログラム・メモリーの出力に所謂「パイプライン」レジスタまたはラッチを置（ことにより達成される。

このパイプライン・レジスタの出力状態は、例えその入力ターミナルが次のマイクロ命令を受取りつつある場合でも、その時のマイクロ命令である。上記のように、パイプライン・レジスタの出力は、その時のマイクロ命令が完全に実行された後のみ次のマイクロ命令を変更することを許容される。

米国、カルフォルニア州すニーピル市のＡｄｖａｎｃｅｄ　Ｍｉｃｒ。

１）ｅｖｉｃｅｓ　社製のモデルＡｍ２９００マイクロプロセツサ（スライス型）ファミリを使用する如きある従来技術のシステムにおいては、マイクロプログラム・メモリーの出力側のパイプライン・レジスタはシステムを実質的に２つの部分に分割する。即ち、マイクロ命令の一部がシーケンサへ戻されて実行すべき次のマイクロ命令のアドレスを決定する間、データ操作の制御ビソトはシステム資源へ出る。このアドレスはマイクロプログラム・メモリーに対して送られ、メモリーのアクセス時間が経過した後、次のマイクロ命令はパイプライン・レジスタの入力側に存在する。このため、資源が１つの命令を実行中、次の命令はマイクロプログラム・メモリーから取出される途中である。

パイプライン・レジスタの存在は、逐次ではな（マイクロ命令の取出しをデータ操作の少な（とも一部と同時に生じさせる。

し７かし、システム資源の少なくともあるものにおいては、マイクロ命令の実行は基本的な操作ではなく、それ自体がステップまたは事象の内部シーケンスを含む。このような事象のあるものは、他のステップが生じる前に必要とされる条件を「セットアツプ」する予備操作であり、これらの１セツトアツプ」ステップは、例えば、データまたは信号が宛先の点に進むのを待機する如き単純操作である。即ち、資源のデータ入力におけるオペランドの値が資源内の適当な場所に進むため、あるいは命令が実行できる前にある動作を資源内に生じさせるため時間を要し得る。このため、資源は、セットアツプ条件が満たされるまでその最終操作を実施することができない。従って、従来技術のシステムは、前のマイクロ命令が完全に実行されるまで１つのマイクロ命令の実行を開始することさえしない。

従来技術のシステムはまた、少な（とも別の効率低下を蒙むる。棧々の資源の速度の如何に拘らず、パイプライン・レジスタは同時に全ての資源に対して新たな命令ビットを供給する。

このため、比較的遅い資源が命令サイクルを完了する間、比較的速い資源は遊休（非生産的）状態に止まるおそれがある。更に、マイクロプログラム・メモリーに要求される速度は、最も遅い資源により（ある命令サイクル時間）支配される。速度を必要としないかあるいは利用されないほとんどの資源に対してさえ、ある速度のメモリーの犠牲力；要求される。

従って、本発明の目的は、マイクロ命令の実行がこれまで可能であったよりも更に容易に開始できるシステムの提供にある。

本発明の別の目的は、マイクロ命令の実行以前に資源において生じなげればならない。予備的なセットアツプ操作によって生じる遅れを減らし、これにより１つの命令サイクルの期間を短縮するマイクロプログラムされた制御装置の提供にある。

本発明の更に別の目的は、速度が比較的速く高価なマイクロプログラム・メモリーの使用を必要とすることな（命令サイクル時間を短縮することにある。

本発明の他の目的は、命令ザイクル時間を増加せずまたおそらくは短縮することのない、速度の遅い、従って比較的安価なマイクロプログラム・メモリーの使用を可能にすることにある。

本発明の更に他の目的は、各セグメントの速度を適当な資源の速度と整合させ得るようにマイクロプログラム・メモリーの区分子ヒを可能にすることにある。

〔発明の要約〕

本発明によれば、上記の目的は、マイクロプログラム・シーケンサ（および、必要に応じて、システムの他の資源とも）と共働して、従来のパイプライン・レジスタに代る新しいマイクロ命令ラッチ機構を用いることによって達成される。このラッチ機構は、シーケンサまたは他の資源に、前の命令サイクルが完了する前に新たな各命令に対するその設定アップ操作を開始させる。次の命令におけるこの「予見」により、前の７１クロ命令サイクルの完了と同時に次の命令を更に迅速に実行させる。

説明の目的のため、本発明については、他の資源またはマイクロプロ、グラムされた装置とも共に使用することができるが、シーケンサに対するその使途の項において論述することになろう。

上記の動作を達成するため、先に述べた従来のパイプライン・レジスタは１対の結合されたラッチにより置換され、即ち、所謂「透過する」ラッチをマイクロプログラム・メモリーの出力側とシーケンサの入力側との間に置き、別のラッチをシーケンサの出力側とその出力の宛先との間に置（。あるマイクロ命令の適当なビットが、この透過ラッチを介してシーケンサに対して与えられる。透過ラッチは、その状態がある制御即ちラッチの「付勢」入力に対し与えられる「付勢」信号によって選択される２状態の装置である。第１の状態（即ち、「付勢された」即ち「透過する」状態）においては、ある伝播遅れの後、ラッチの出力信号がランチの各データ人力に対して加えられる信号に追従し、第２の状態（即ち、「消勢された」）即ち「ラッチ動作」の状態においては、ラッチが消勢される特等透過ランチの出力がラッチの各データ入力における信号の値を保持する。

透過ラッチの「付勢」入力はンベルを感知する、即ち、ラッチは七〇付勢入力に対して加えられる信号がローである時透過状態にあり、付勢信号がハイになる時ラッチ状態にある。

シーケンサに対するクロック信号はまた、クロック信号の反対方向は透過ラッチに対する付勢信号として作用するが、もし出力ランチが透過ラッチであればこの出力ラッチに対する付勢信号として作用し、あるいはもしこれがエツジ・トリガー・タイプのラッチであれば出力ラッチに対するクロック信号として作用する。

シーケンサから出力されるマイクロコード・アドレスは、シーケンサの出力ランチを介して得られろ。このため、次のマイクロコード・アドレス（ある特定のマイクロ命令の実行の他の結果）が出力ラッチから得られると直ちに、透過する入力ラッチが次のサイクルに対するシーケンサおよびデータを命令に露呈させる。

このため、命令がシーケンサに対してクロックされる前でさえ、データをシーケンサに伝播させ、その時の命令アドレスが依然としてシーケンサの出力ラッチに存在している開法の命令に対するセットアツプ条件が生じ得る。このように、これらのセットアツプ条件は、その時のアドレスが出力ラッチにおいて更新されかつ新たなマイクロ命令が入力ラッチに対しラッチされる前に完了（もしくは少なくとも部分的に完了）され得る。

本発明については、特に文末の請求の範囲において明らかにされる。本発明の上記および他の目的２％徴および利点については、図面と関連して読むべき以降の詳細な記述を照合することにより更によ（理解することができよう。

〔図面の簡単な説明〕

図において、第１図は従来技術によるマイクロプログラムされたシステムのブロック図、第２図は本発明によるマイクロプログラム・システムのプロ第３Ａ図は、従来技術によるパイプライン状のマイクロプログラム・シーケンサを示すタイミング図、第３Ｂ図は、本発明によるシーケンサの作用を示すタイミング図、第４Ａ図愈、−）に第４Ｃ図は、クロック信号およびクロック信号と関連する入出力ラッチの各状態をそれぞれ示すタイミング図、および第５図はマイクロコード・メモリーが多重メモリーまたはメモリー・セグメントに再分割された本発明の別の実施態様のブロック図である。

〔実施例の詳細な説明〕

例示的な従来技術のマイクロプログラムによるプロセッサ・システム１０が第１図に示される。これにおいては、マイクロプログラム・メモリー（制御ストアまたは制御メモリーとも呼ばれる）１２は、実行すべきマイクロ命令を保有する。

マイクロプログラム・メモリー１２の出力は、予め構成されたピットにおいて、マイクロ命令シーケンサ１６から回線１４上に与えられるアドレスによって指定される場所の内容を保有する。プログラム・シーケンサは命令の流れを制御する。これは、どのアドレス、がマイクロプログラム・メモリーがら読出されるかを判定し、これが更にシステムの全ての素子の作動を支配する。シーケンサは、命令２条件信号およびこれに与えられる命令に基づいて、マイクロコード・メモリーから読出されるべき連続するアドレスを決定する。シーケンサに対して与えられる命令は、色々な種類の飛越し、サブルーチンの分岐および戻りの同様に条件付き命令を含むことができる。シーケンサによって生成される各アドレスは、１づつ増分されるその時のアドレスが、外部ンースにより与えられる絶対アドレスまたは相対アドレスか、マスク可能で順位が付された多数の割込みベクトルの１つか、内部のランダム・アクセス・メモリーからの飛越しアドレスか、あるいはスタックの最上部から得たアドレスのいずれかであり得る。

メモリー１２からの各マイクロ命令は、命令サイクルが開始するような時まで、パイプライン・レジスタ１８によってシーケンサおよび他の資源から隔離され、次いで命令がパイプライン・レジスタの出力に対し与えられる。マイクロ命令の種々のピット・フィールドは、シーケンサ１６およびアドレス・ゼネレータ２０および演算装置２２の如きシステムの他の資源によって読出される。次いで、各資源は適当な出力を生じるように作動する。

伝えば、アドレス・ゼネレータ２０は、演算装置２２によって使用されあるいは演算されるべきデータおよび係数を含むデータ・メモリー２４におけるアドレス、あるいはデータ・バス２６に置かれあるいはこれから取出されるべきデータまたは係数のアドレスを選択する。

このようなマイクロプログラムされた制御装置の作動速度は２つのパラメータ、即ちマイクロプログラム・メモリーのクロック対アドレス時間、およびあるマイクロ命令に対する最小サイクルによって特徴比できる。これらパラメータは共に、システムの各資源が作動しなければならない速度を決定する。

ある方向におけるパイプライン・レジスタの使用は命令サイクルの連続する対を分割して、次の命令が既に取出されつつある間命令の実行を可能にする。パイプライン・レジスタは典型的にはクロックされるラッチである。現存する命令は、次の命令が取出されつつある間パイプライン・レジスタに保持され、次の命令は実際に隔離状態に保持され、前の命令サイクルが終るまではシーケンサ（または他の資源）に対して与えられない。

その結果、その時の命令の実行は次の命令の同時の取出によって影響を受けない。

本発明を包含するシステムに対する対照し得るブロック図が第２図に示される。

これにおいては、パイプライン・レジスタは出力ラッチ３２，３４．３６　と組合せた透過ラッチ３０により置換されている。クロック信号（ＣＬＫ）が必要に市じて、シーケンサ１６および資源２０．２２ならびに出力ラッチの「付勢」ターミナルに対して与えられる。クロック信号の反転状態ＣＬＫ＊が透過ラッチ３０の付勢ターミナルに対して与えられる。ＣＬＫ信号の１つのサイクルが命令サイクルを定義する。

クロック信号（ＣＬＫ）がローである間、透過ラッチ３０は付勢され、従ってその透過状態にあり、このためデータおよび命令がラッチの入力ターミナルから（即ち、マイクロプログラム・メモリーから）その出力ターミナルへ送られ、このターミナルから前記データおよび命令はマイクロ命令の種々のピットな受取る諸装置に対して与えられる。クロックがローの状態の時出力ラッチ３２．３４．３６　は消勢され即ちラッチされることになり、そのためこれらラッチはこの間隔において前の命令サイクルの結果を保持することになる。

ＣＬＫ信号がハイになると、入力ラッチ３０は消勢（ラッチ）されまたマイクロ命令を保持し、出力ラッチ３２，３４．３６　は付勢されて前の命令サイクルの結果を出力ラッチに対して送らせる。

このように、クロック信号がローでありかつ入力ラッチが付勢される間命令の復号がセットアツプ時間において生じるが、出力および状態はセットアツプ時間の間ラッチされ、あるいは立上るエツジ・クロックのローからハイへの遷移時にクロックされる。

資源は、前の命令からの出力が各出力ラッチに捕捉されるまでその新たな入力に応答して検索できない如何なることも行わない。換言すれば、出力は新たな入力がラッチされると同時に開放される。

実際に、状態ラッチ（図示せず）は、前の結果がラッチされるまでは新たな状態情報を送らない。

本発明により提供される作動シーケンスおよびタイミングを、第３Ａ図および第３Ｂ図のタイミングにおいて従来技術と比較する。第３Ａ図には従来技術が示されている。同図では、最初のマイクロ命令が時点Ｔ、においてマイクロプログラム・メモリー１２の出力側に現われる。ある時間の後、時点Ｔ２においシーケンサ１６が次のマイクロコード・アドレスの確定を開始する。シーケンサは時点Ｔ、で終了し、時点Ｔ４　において新たなアドレスがマイクロプログラム・メモリー１２に与えられ、次のマ・イクロ命令がメモリー出力に現われる。この新たな命令は時点Ｔ、においてバイプラ・イン・レジスタに対してクロックされて、古い内容と置換する。このため、１・つの命令サイクルが時点Ｔ２〜Ｔ、に及び、Ｔ、と１４間の間隔はメモリーのアドレス対命令時間となる。対照として、本発明の動作を第５Ｂ図に示す。同図においては、前記の事例と同様に、最初の命令が同じ時点Ｔ１においてマイクロプログラム、・メモリ・−１２の出力に現われることを始めの前提とする。この時点で、入力ラッチ３０がその透過状態にあり、そのため最初の命令がＴ１　で始まるシーケンサの入力に提示され、このためシーケンサはセットアツプ操作の実施を開始し、内部取出しを行ってデータ（この用語は、本文においては、「命令」とも呼ばれる情報をこれに限定することな（含むように用いられる）を内部の宛先に向けて進める。クロック信号が時点Ｔ２において状態を変更する時、入力ラッチの状態は「ランチ」され、シーケンサは次のアドレスの計算を完了する。シーケンサは既にその動作を開始し。

たため、時点Ｔｓ（第６Ａ図における完了時点）よりも早いある時点Ｔ６におい゛〔計算を完了する。

本発明によれば、あるマイクロ命令のビットがシーケンサの入力に対し与えられる時点から次のマイクロコード・アドレスがその出力に現われる時までの時間が短縮する。もしある固定されたクロック・、サイクルが用いられるならば、シーケンサの応答時間におけるこの短縮は、マイクロコード・メモリーに対して一旦アドレス指定されたその出力命令を提供する余分な時間を提供する。このため、ある選択されたクロック速度の場合に、速度が比較的遅い（従って、比較的高価でない）マイクロコード・メモリー乞使用することができる。反対に、同じ速度のメモリーの場合には、クロック・サイクルは短（することができ、その結果命令サイクルが速（なり、単位時間当り比較的大きな操作回数乞実施する能力をもたらす。典型的には、もし予め７０ナノ秒の１つのクロック・サイクルが用いられるならば、本発明は命令からシーケンサにおける出力アドレスまでの時間を約２０ナノ秒だけ短縮することができる。このため、命令す、１クルは２０ナノ秒だけ短縮することができ、あるいはマイクロコード・メモリーのアドレス対出力の待ち速度を２０ナノ秒だけ増加させることができる。このことは、このようなシステムにおいてはマイクロコード・メモリーのコストが他の構成素子のコス）Ｙかなりの程度上回り得るため、非常に重要となる。このように、速度が比較的遅いメモリーを用いることによるマイクロコード・メモリーのコストの低減できろということは、システム全体のコストの低減に大きな効果を持つことができる。例えば、もしマイクロコード・メモリー・が６４，０００ワードからなるものとし、例えば６４ビツトである、即ち各マイクロ命令が６４ビツトの長さであるものとすれば、６０ナノ秒のメモリーのコストは数千ドルにもなり得よう。対照として、もし５０ナノ秒のメモリ、−が用いられるならば、コストは３０乃至４０％減少し得ることになろう。

同様に、もしアドレス・ゼネレータが本発明を用いて付勢されてより迅速にアドレスを提供するならば、データ・メモリーが作動する時間が長（なり、速度の比較的遅い従って比較的安価なデータ・メモリーを使用することも可能となる。しばＩ−ばマイクロコード・メ七り−よりも更に多くのデータ・メモリーが提供されることになり、このため速度の遅いメモリーの使用によるコスト節減は、速度の遅いマイクロコード・メモリーの使用によるコスト節減よりも更に大きなものとなり得る。

本発明のラッチ装置は、ｊ１Ａ次操作のあるものを実施する際の有利なスタートラ可能にするため、１つの命令サイクルの過程における順次操作を行う装置と関連して最も効果的である。

クロック信号とラッチの状態との間の関係は、第４Ａ図乃至第４Ｃ図に示されている。クロック信号（ＣＬＫ）は参考のため第４Ａ図に示されている。入力ラッチ６０の状態は第４Ｂ図に示されているが、出力ラッチ６２（例えば）の状態は第４Ｃ図に示されている。

本発明の別の態様が第５図に示されろが、同図において図示されるようにマイクロコード・メモリー１２が多重記憶素子（またはメモリー・セグメント）に再分割部５区分され、このようなマイクロコード・メモリー素子１２Ａ、１２Ｂ、１２Ｃの６つが例示のため示されている。記憶素子１２Ａ〜１２Ｃは共通にアトし・ス指定されるが異なるアドレス対出力時間乞有し、その結果速度の低下が許容され得る場合に速度の遅いメモリーラ使用することができる。このため、例えば、マイクロコード・メモリー・セグメントの速度とデータ・メモリーの如き資源の速度との間にある妥協が許される。各システムの資源は、関連する記憶素子とインターフェースするだめの透過ラッチ３０Ａ〜３０Ｃと関連付けられる。

本発明の別の利点は、シーケンサが条件信号（条件フラッグとも呼ばれる）に対して更に迅速に応答できることである。条件信号は、レジスタの桁溢れの如き示された１つの事象が生じたかどうかを示すものである。条件信号は種々の装置によって構成され、これはしばしば条件信号を生じてこれを別のパイプ°　ラインの遅延を要することなく適当な時点において使用されるようシーケンサに持込むことを可能にする重要な限定要因である。本発明においては、シーケンサはセットアツプの合間における条件入力およびデータ／命令の探索が可能で、その結果最小の遅延量でこれらに対する作動が可能となる。

更に、パイプライン・レジスタは透過ラッチにおけるものの２倍もの記憶ビット当りのトランジスタを必然的に有するため、パイプライン・レジスタの代りの１対の透過ラッチ（１つはソースの入力側、他方はその出力側）の使用は、それ以上の遅れをほとんど生じない。従って、この手法は集積回路における構成によ（適合する。

本発明の実施例について本文に述べたが、当業者には種々の変更、修正および改善が容易に着想されることが明らかであろう。このような明瞭な変更、修正および改善については、本文には明示的には記述しないが黙示的に示され、かつ本発明の主旨および範囲内にあるものである。例えば、第２図はマイクロコード・メモリ７の出力のバッファリングにおいて完全にバ１゛プライン・レジスタに代替する透過ラッチを示すが、本発明の利点のあるものは別の形態によって得られることを理解すべきである。このように、透過ラッチが（無論、出力ラッチと組合せて）少なくともシーケンサまたはアドレス・ゼネレータに対する入力バッファとして使用される限り、パイプライン・レジスタはシステムの資源のあるものに対する入力をバッファするため使用することもできる。更にパイプライン・レジスタは、アドレス・ゼネレータの入力側における透過ラッチと共に、シーケンサの出力側に用いることもでき、これによりアドレス・ゼネレータは、対照的にもしパイプライン・レジスタがアドレス・ゼネレータの入力側に用いられるならば資源が新たな情報から隔離される時であるクロック・サイクルのローの部分の間に、適当なマイクロ命令のピット・フィールドを「探索」するため役立つことになる。更に、本発明はマイクロプログラム・システムの関連において説明したが、この環境は単に例示の目的のため用いたものに過ぎない。他のタイプの命令および命令タイプの組合せを本発明を用いて実行することができる。例えば、レベルの高い命令をシーケンサにより与えられろアドレスに応答して取出すこともでき、マイクロ命令は演算装置の如き選択された資源のみに与えられる。

従って、本文の記述は例示のみを意図するもので限定するものではなく、本発明は交尾の請求の範囲およびこれと相当の内容によってのみ限定され定義されるものである。

ＣＯＯ国　際　調　査　報　宍ｌａ＋＋＋Ｍ＋ｈａ＊−＾ｅｏ１１ＣＩ＋ｎ−ＮＯ，ＰＣＴ／ｌ’ｓ　８６１００２４３ＡＮＮＥＸ　Ｔｏ　ＴＦ、Ｅ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣ４（ＲＥＰＯＲＴ　ＯＮ

Claims

【特許請求の範囲】

１．命令メモリーから命令を受取りかつこれを処理するためプログラムされた制御装置に使用される装置において、ａ．複数のデータ入力と、各データ入力と関連する出力ターミナルと、透過ラツチの状態を制御するため付勢信号を受取るラツチ付勢入力ターミナルとを有する透過ラツチを設け、該透過ラツチは付勢信号が予め定義された付勢状態で与えられる時その透過状態にあり、前記付勢信号が予め定義されたラツチ状態で与えられる時は前記ラツチがラツチ状態にあり、ｂ．入力ターミナルと出力ターミナルとを有するシステムの資源を設け、ｃ．前記透過ラツチのデータ入力ターミナルは、前記命令メモリーの出力側からこれに与えられる各命令から選択された出力ビツトを受取るよう結合され、透過ラツチの出力ターミナルは前記システムの資源の選択された入力ターミナルに結合され、ｄ．複数のデータ入力ターミナルと各データ入力ターミナルと関連する出力ターミナルとを有する出力ラツチを設け、ｅ．前記システムの資源の出力は、前記出力ラツチのデータ入力ターミナルに対して結合されることを特徴とする装置。
２．ｆ．前記出力ラツチが該ラツチの状態を制御するためクロツク信号を受取るようになつており、ｇ．前記資源と関連する前記透過ラツチが、その付勢入力ターミナルにおいてかかるクロツク信号の反転した状態を受取るようになつており、ｈ．前記の反転したクロツク信号が前記透過ラツチに対する付勢信号を含むことを更に特徴とする請求の範囲第１項記載の装置。
３．マイクロ命令を実行する情報処理システムであつて、マイクロ命令メモリーと、入力ターミナルと出力ターミナルを有するシステム資源と、前記マイクロ命令メモリーに対し取出されるべきマイクロ命令の連続アドレスを提供する装置とを含み、前記マイクロ命令メモリーはそのアドレス入力に対して与えられるアドレスに応答してその出力にマイクロ命令を与えるようになつているシステムにおいて、ａ．複数のデータ入力ターミナルと、各データ入力ターミナルと関連する１つの出力ターミナルと、透過ラツチの状態を制御するため付勢信号を受取るラツチ付勢入力ターミナルとを有する透過ラツチを設け、該透過ラツチは前記付勢信号が予め定義された付勢状態で与えられる時はその透過状態にあり、また該ラツチは前記付勢信号が予め定義されたラツチ状態において与えられる時はラツチ状態にあり、ｂ．前記透過ラツチのデータ入力ターミナルは前記マイクロ命令メモリーから前記マイクロ命令の出力に与えられる各マイクロ命令から選択された出力ビツトを受取るよう結合され、前記透過ラツチの出力ターミナルは前記システムの選択された入力ターミナルに対し結合され、ｃ．複数のデータ入力ターミナルおよび各データ入力ターミナルと関連する１つの出力ターミナルとを有する出力ラツチと、ｄ．前記システムの資源の出力が前記出力ラツチのデータ入力ターミナルに対し結合されることを特徴とするシステム。
４．システムの資源と関連する出力ラツチに対して与えられ、前記クロツク信号の反転した状態が前記資源と関連する透過ラツチの付勢入力に対してその付勢信号として与えられることを更に特徴とする請求の範囲第３項記載のシステム。
５．前記マイクロ命令メモリーに対して取出されるべき前記の連続するマイクロ命令アドレスを与える前記装置がシーケンサであり、ｅ．第２の透過ラツチを設け、そのデータ入力ターミナルが、前記マイクロ命令メモリーからその出力に与えられる各マイクロ命令から選択された出力ビツトを受取るよう結合され、その出力ターミナルが前記シーケンサのデータ入力に対して結合されることを更に特徴とする請求の範囲第３項記載のシステム。
６．ｆ．複数のデータ入力ターミナルおよび各データ入力ターミナルと関連する１つの出力ターミナルとを有する第２の出力ラツチを設け、ｇ．前記シーケンサの出力が前記第２の出力ラツチのデータ入力ターミナルに結合され、ｈ．前記第２の出力ラツチの出力ターミナルが、命令メモリーのアドレス入力ターミナルの各々に対して作用的に結合されることを更に特徴とする請求の範囲第５項記載のシステム。
７．デイジタル命令を実行するためのデイジタル情報処理システムであつて、連続する命令の何れか２つがそれぞれ第１と第２の命令と呼ばれるシステムにおいて、ａ．アドレス指定可能な場所に命令を格納しかつかかる場所に対して与えられるアドレス信号に応答して該場所から命令を供給する命令メモリーと、ｂ．与えられたクロツク信号に応答するクロツクされる素子を含み、入力ターミナルと出力ターミナルとを有するプログラム・シーケンサとを設け、Ｃ．前記シーケンサの出力ターミナルが前記命令メモリーに対して作用的に結合され、該メモリーに対し前記命令メモリーから取出されるべき次の命令を示すためのアドレス信号を前記命令メモリーに与え、ｄ．前記シーケンサの入力ターミナルに対して、前記命令メモリーにより与えられる各命令の予め定めたビツト・フイールドを与えるラツチ装置を設け、該ラツチ装置は、前記シーケンサが前記命令メモリーに対して第１の命令に応答するシーケンサにより生成されるアドレス信号を与える前に、前記シーケンサに対して前記第２の命令の予め定めたビツト・フイールドを与えることを特徴とするシステム。
８．前記の予め定めたビツト・フイールドを前記シーケンサの入力ターミナルに対して与える装置が、（ｉ）前記命令メモリーの出力に与えられる各命令から選択されたビツトを前記命令メモリーから受取るよう結合された透過ラツチを含み、該透過ラツチは透過状態とラツチ状態とを有し、該ラツチの状態はその付勢入力ターミナルに対して与えられる付勢信号に対し与えられる付勢信号の状態により選択され、（ｉｉ）前記クロツク信号の反転状態が前記付勢信号として前記付勢入力に対し与えられ、（ｉｉｉ）前記透過ラツチの出力ターミナルが前記シーケンサの入力ターミナルの各々に対して結合されることを更に特徴とする請求の範囲第７項記載のシステム。
９．前記命令がマイクロ命令であることを更に特徴とする請求の範囲第８項記載のシステム。
１０．ｅ．入力ターミナルの各々が前記シーケンサの各出力ターミナルに対し結合された出力ラツチと、ｆ．前記出力ラツチの出力ターミナルが前記命令メモリーのアドレス入力ターミナルの各々に対して結合されることを更に特徴とする請求の範囲第８項記載のシステム。
１１．前記命令がマイクロ命令であることを更に特徴とする請求の範囲第１０項記載のシステム。
１２．マイクロ命令を実行し、マイクロ命令メモリーと、マイクロプログラム・シーケンサと、前記マイクロ命令の種々のビツト・フイールドを受取りこれについて作動するシステムの資源とを有するデイジタル情報処理システムにおいて、ａ．前記マイクロ命令メモリーから、その出力に与えられる各マイクロ命令から選択されたビツトを受取るよう結合された透過ラツチを設け、ｂ．前記透過ラツチの出力ターミナルは、前記シーケンサのマイクロ命令入力ターミナルの各々と結合され、ｃ．前記シーケンサの各出力ターミナルに対してその入力ターミナルの各々が結合された出力ラツチを設け、ｄ．前記出力ラツチの出力ターミナルが、前記マイクロ命令メモリーのアドレス入力ターミナルの各々と結合されることを特徴とするシステム。
１３．マイクロ命令を実行する情報処理システムであつて、マイクロ命令メモリーと、該マイクロ命令メモリーに対して取出されるべきマイクロ命令の連続するアドレスを与えるシーケンサとを含み、前記マイクロ命令メモリーはその出力においてそのアドレス入力に対し与えられたアドレスに応答してマイクロ命令を与えるシステムにおいて、ａ．複数の入力と各入力と関連する１つの出力とを有する透過ラツチを設け、ｂ．該透過ラツチの入力は、前記マイクロ命令メモリーから、前記マイクロ命令メモリーの出力に与えられた各命令から選択された出力ビツトを受取るよう結合され、前記透過ラツチの出力は前記シーケンサの入力に対して結合され、ｃ．複数の入力と各入力と関連する１つの出力とを有する出力ラツチを設け、ｄ．前記シーケンサの出力は前記出力ラツチの入力に対して結合され、ｅ．前記出力ラツチの出力が前記マイクロ命令メモリーのアドレス入力に対して結合されることを特徴とするシステム。
１４．前記クロツク信号が前記シーケンサに対し与えられ、前記クロツク信号の反転状態が前記透過ラツチの付勢入力に対して与えられることを更に特徴とする請求の範囲第１３項記載のシステム。
１５．マイクロ命令を実行する情報処理システムであつて、マイクロ命令メモリーと、取出されるべきマイクロ命令の連続アドレスを前記マイクロ命令メモリーに対して与えるシーケンサとを含み、前記マイクロ命令メモリーはその出力においてそのアドレス入力に対し与えられるアドレスに応答してマイクロ命令を与えるシステムにおいて、ａ．前記マイクロ命令メモリーは複数のメモリー・セグメントに分割され、各イモリー・セグメントは各マイクロ命令の予め定めたビツトを与え、更に他のメモリー・セグメントのアドレス対出力時間とは独立的にアドレス対出力応答で作動し、ｂ．各メモリー・セグメント毎に複数の入力と各入力と関連する１つの出力とを有する透過ラツチを設け、ｃ．第１の透過ラツチの入力が、前記マイクロ命令メモリーの第１のセグメントから、前記マイクロ命令メモリーの出力に与えられる各マイクロ命令から選択された出力ビツトを受取るよう結合され、かかる第１の透過ラツチの出力が前記シーケンサの入力に対して結合され、ｄ．他の各透過ラツチの入力が、前記マイクロ命令メモリーの他のセグメントから、各マイクロ命令から選択された他の出力ビツトを受取るよう結合され、かかる他の各透過ラツチの出力が前記システム資源の１つの入力に対し結合され、ｅ．前記シーケンサおよびシステムの各資源に対し、複数の入力と各入力と関連する１つの出力とを有する関連する出力ラツチを設け、ｆ．前記シーケンサの出力が前記の関連する出力ラツチの入力に対し結合され、ｇ．かかる出力ラツチの出力が前記マイクロ命令メモリーのアドレス入力に対して結合されることを特徴とするシステム。
１６．マイクロ命令を実行する情報処理システムであつて、マイクロ命令メモリーと、アドレス・ゼネレータと、該アドレス・ゼネレータによりアドレス指定可能なデータ・メモリーと、前記マイクロ命令メモリーに対し取出されるべきマイクロ命令メモリーの連続するアドレスを与える装置とを含み、前記マイクロ命令メモリーが、その出力において、そのアドレス入力に対し与えられるアドレスに応答してマイクロ命令を与えるシステムにおいて、ａ．複数の入力および各入力と関連する１つの出力とを有する透過ラツチを設け、ｂ．該透過ラツチの入力が、前記マイクロ命令メモリーから、その出力に与えられる各マイクロ命令から選択された出力ビツトを受取るように結合され、前記透過ラツチの出力は前記アドレス・ゼネレータの選択された入力に対し結合され、ｃ．複数の入力と各入力と関連する１つの出力とを有する出力ラツチを設け、ｄ．前記アドレス・ゼネレータのアドレス出力が前記出力ラツチの入力に結合され、ｅ．前記出力ラツチの出力が前記データ・メモリーのアドレス入力に結合されることを特徴とするシステム。
１７．クロツク信号が前記アドレス・ゼネレータに対し与えられ、前記クロツク信号の反転状態が前記透過ラツチの付勢入力に対し与えられることを更に特徴とする請求の範囲第１６項記載のシステム。
１８．第１と第２の状態間で交互に現われるクロツク信号により制御される情報処理システムにおいて命令メモリーから取出されるべき命令の連続するアドレスを生じるため使用される命令シーケンサを操作する方法において、ａ．前記クロツク信号が第１の状態にある間、命令メモリーから取出されるべき次の命令のアドレスを生成するために、使用されるべき１組の情報を前記シーケンサに対して与え、ｂ．該クロツク信号をシーケンサに対して与え、クロツク信号の状態における第１の状態から第２の状態への変化に応答して、前記の組の情報を用いて前記シーケンサが次の命令のアドレスを計算することからなることを特徴とする方法。