JPS6248810A

JPS6248810A - デイジタル・アナログ変換器

Info

Publication number: JPS6248810A
Application number: JP18891285A
Authority: JP
Inventors: Koichi Matsumoto; 幸一松本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-08-28
Filing date: 1985-08-28
Publication date: 1987-03-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ディジタル・アナログ変換器に関し、特に、
電流源切換式電圧出力型の高精度のディジタル・アナロ
グ変換器に関する。

〔概要〕

本発明は、ｎビットのディジタル・アナログ変換器にお
いて、ディジタル入力信号により制御されるｎ個の第一スイッ
チと、この第一スイッチに直列接続され他端がおのおの
定電流源を介して出力回路に接続されたｎ個の第二スイ
ッチと、この第二スイッチのおのおのを通して流れる電
流により運ばれる電荷量を、基準の第二スイッチに対し
て２のべき乗になるよう制御する発振器と縦続接続され
た複数個の分周器を含む重み付け制御手段とを設けるこ
とにより、容易に高精度のディジタル・アナログ変換器が得られる
ようにしたものである。

〔従来の技術〕

従来、この種のディジタル・アナログ変換器としては、
例えば、重み付け定電流源型と一般に呼ばれるものと、
単位定電流型と呼ばれるものがある。前者は、１　：　
１／２　　：　１／４　　：　１／８　　：　１／１６
　：・−・・・・１／２”　　（ｎは自然数）の電流比
を持つ定電流源を、各々１ビツトに１対１で対応させ、
入力ディジタル信号に応じて定電流源の電流を足し合わ
せるか、も（しは足しあわせる際に重み付けをしてアナ
ログ信号を出力する。また後者は、同じ電流源を２１１
−１個用意し、例えばｎ＝８なら１０１１０１０１ｚな
るバイナリ−コードディジタル入力に対して１８１個の
定電流源の電流を足し合わせてアナログ出力を得るもの
である。

〔発明が解決しようとする問題点〕

上述した二つのディジタル・アナログ変換器は次のよう
な欠点を有している。重み付定電流源型は、電流源に重
み付けをする場合も、足し合わせる際の係数によって重
み付けをするにしても、１：１／２　　：　　１／４：
　　１／８・・−・−１／２’−’という比を有する定
電流電群を精度良く作らねばならない。もしｎ＝８なら
１２８：１という大きな電流比を有する定電流源を少な
くも０．３９％以上の精度で作らねばならない。このた
めには、抵抗率が拡散抵抗やポリシリコン抵抗に比べ低
いアルミニウムやクロムといった金属抵抗を用い、抵抗
長と抵抗幅の比で集積回路マスク上の精度を向上させる
か、トリミングを行う必要がある。また、単位定電流型
も、８ビツトの場合２５５ケの単位定電流源を必要とす
る。

しかもこの型のディジタル・アナログ変換器は単調性（
モノトニシティ）は良好だが絶対精度は上げにくい。そ
して、両者とも定電流源や定電流源の電流値を決める高
精度抵抗を作るために多大のチップ面積を必要とする。

すなわち平面上の物理的精度によってディジタル・アナ
ログ変換器の精度を確保しようとすれば集積回路化の場
合チ・ノブ面積の増加は避けられない。

本発明の目的は、上記の欠点を除去することにより、チ
ップ面積を増加することなく、容易に高精度の集積回路
化されたディジタル・アナログ変換器を提供することに
ある。

〔問題点を解決するための手段〕

本発明は、ｎ　（ｎは自然数）ビットのディジタル・ア
ナログ変換器において、それぞれ制御端子がディジタル
入力信号端子に一端がアナログ信号出力端子に共通接続
されたｎ個の第一スイツチと、それぞれ一端が上記第一
スイツチの他端に接続され、他端がおのおの定電流源を
介して出力回路に接続されたｎ個の第二スイッチと、こ
の第二スイッチのおのおのを通して流れる電流により運
ばれる電荷量が、基準となる上記第二スイッチに対して
２のべき乗し重み付けされるように、上記定電流源の電
流能力に対応して制御する重み付け制御手段とを含み、
上記重み付け制御手段は、所定の発振周波数を発振する
発振器と、この発振器の出力を入力とする縦続接続され
各段の出力が論理回路を介し所定の上記第二スイッチの
制御端子にそれぞれ接続された複数個の分周器とを含む
ことを特徴とする。

〔作用〕

本発明は、発振器と分周器と論理回路を含む重み付け制
御手段により、第二スイッチの開閉を制御することによ
り、おのおのの第二スイッチを通して流れる電流により
運ばれる電荷量を基準の第二スイッチに対して２のべき
乗になるよう制御される。この制御は定電流源の電流能
力、発振器の発振周波数、分周器の分周率を関数として
行うことができる。そして、第一スイッチの開閉をディ
ジタル入力信号により行うことで、所定のアナログ信号
出力が出力される。本発明は精度を左右する定電流源の
数がｎ個で、その電流能力も場合により一種類で良いの
で、チップ面積の増加なしに容易に高精度のディジタル
・アナログ変換器が得られる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一実施例の回路を示すブロック図で
、８ビツトのディジタル・アナログ変換器を示す。第１
図において、３１はサンプリング周波数ｆ、の周波数を
有するアナログ・ディジタル変換器で、３２が、ディジ
タル信号出力端子であり、これよりディジタル・アナロ
グ変換器のディジタル信号入力端子１６．１７．１８．
１９．２０．２１．２２．２３（１６が最上位ビットで
２３が最下位ビットである。）にディジタル信号が入力
される。３３はアナログ・ディジタル変換器３１のアナ
ログ信号入力端子、３４はサンプリングパルス発生器で
ある。１はｆＩ、の周波数を有する発振器で、２はバッ
ファアンプである。ここで、ｆＩ、はｆ、≧８ｆｓの条
件を満たすものとする。３はアンド回路で、１／２の分
周器２７．２８．２９の出力と発振器１の出力の論理積
パルスを作ってスイッチ８．９．１０．１１．１２．１
３．１４を駆動する。スイッチ７と１１は発振器１の出
力で直接開閉される。いま、かりに、スイッチ７〜１４
はスイッチに入力されるパルスがｒｌＪレベルの時閉じ
「０」レヘルの時開くものとする。１５はスイッチで、
かりに各々に接続されたディジタル信号入力端子１６．
１７．１８．１９．２０．２１．２２．２３にディジタ
ル信号ｒｌＪが入力された時のみ閉じるものとする。５
は定電流源で電流はＩ５．６も定電流源で電流はＩｈ、
そしてｌ５＝１６・■、なる関係を持つものとする。２
４はアナログ信号出力端子で抵抗２５とコンデンサ３０
で積分器を構成する。２６は電源である。

本発明の特徴は、第１図において、発振器１、アンド回
路３、分周器２７〜２９を含む重み付け制御手段と、定
電流源５．６と、第一スイッチとしての８個のスイッチ
１５と、第二のスイッチとしてのスイッチ７〜１４とを
設けたことにある。

次に、第２図に示す動作タイミングチャートを参照して
本実施例の動作について説明する。ここで、各々の分周
器２７〜２９は大カバルスの立上りエツジで反転するも
のとする。スイ・７チ７．８．９、ｌＯは、時間１／ｆ
ｓの間に、開閉する回数はおのおの異なるが、閉じてい
る時間１．．１８．１１、ｔｌｏは全て互いに等しく発
振器１の周期の１／２の１／２　ｆ、に常に等しい。次
に、８／ｆ、の間に各々のスイッチが閉じる回数に着目
すると、スイッチ７が８回、スイッチ８が４回、スイッ
チ９が２回、スイッチｌＯが１回である。同様にしてス
イッチＩＬ　１２．１３．１４に流れる電流パルスの幅
は１／２　ｆｐに等しくおのおののスイッチが閉じる回
数はやはり８回、４回、２回、１回となる。いま、第１
図中スイッチ１５が全て閉じられている場合を考える。

時間１／ｆ、の間に、スイッチ７．８．９．１０．１１
．１２．１３．１４を通過する電荷量をそれぞれＱ？　
、Ｑｅ　、Ｑ９　、Ｑｌｏ、ＱＩＩ％　Ｑｌｚ、Ｑ、３
、Ｑ１０とする。と以下のように与えられる。

また、Ｑ？　＋Ｑ、＋Ｑ、＋Ｑ、。＋Ｑｌｌ　＋　Ｑ１
２Ｑ７　　、Ｑｓ　　、Ｑ９　　、ＱＩＯ％　　ＱＩ１
％　　ＱＩＺ、Ｑｌｆｆ、Ｑ１０の比を考えると、Ｑ７　　：　Ｑ［ｌ　　：　Ｑｑ　　：　Ｑｌｏ　：　
Ｑ＋ｒ　：　Ｑ＋□：　Ｑ１０　：　Ｑ１４＝　１２８
：６４：３２：１６：　８　：　４　：　２　：　１　
　−・−（３１となる。

スイッチ１５は、おのおのに接続されたディジタル信号
入力端子１６〜２３にディジタル信号「１」が入力され
た時のみ閉じるから、（３）式より８けたの、すなわち
ディジタル入力信号入力端子１６、エフ、１８．１９．
２０．２１．２２．２３に人力するディジタル信号の「
０」と「１」の組合せで、時間１／ｆ、の間に抵抗２５
に流れ込む、電荷ののべ総数を２５５通りに制御できる
ことが（２）式よりわかる。ディジタル信号入力端子１
６〜２３に与えられたディジタル信号が表わすｌＯ進数
をＭとする（例えば、１１０１０１１０ならＭ＝２１４
である）。

電荷総数量ＱＴは ■　え電荷総量Ｑ７は、抵抗２５とコンデンサ３０で積分され
るから時間１／ｆ８間の平均電流をｉ、とすると＝−１，−ｍ−（５）よって出力電圧Ｖ　ｏｕｔはである。

以上説明したように、第１図において上位４ビツトの定
電流源は１：１の比を持った同じ定電流源で実現でき、
下位４ビツトに対しても上位４ビツトに対し１６：１の
比を持つ定電流源を４個用意すれば良い。上位、下位４
ビツト内での各ビットの重み付けは電流値ではなく、一
定時間内に出力する電流パルスの数で行われている。し
かも出力パルスの数は全て同一の発振器１を１／２．１
／４、ｌ／８−・１／２　”−’　と分周した信号と、
発振器１の出力の論理積の「１」の数と一致しているた
め、各ビット間のパルス数の比は必ず下位ビットから１
：２：４：８：・−・−２ト１となる。つまり１段１段
の分周器の入力周波数と出力周波数との関係は、１：２
ときまっていてそれ以外の比は絶対に存在シ得ないので
、隣接ビット間のパルス数の比は必ず１：２となる。従
って、本実施例の絶対精度は、１：１６の電流比を持つ
定電流源を各４個ずつ正確に作ることで向上させること
ができる。これは、従来例の１　：　２　：　４　：　
８　：１６：３２：６４：１．２８の電流比を持つ定電
流源を作ることや、２５５個の同じ定電流源を正確に作
ることに比べはるかに容易である。

また、第３図に示す第二実施例のように第１図の定電流
源６を定電流源５に代え、そのためにアンド回路３を４
個と分周器回路３５〜３８を設けた構成をとれば、８個
の定電流源は全く同じもので良い。しかも第１図中の発
振器１の周波数を２ＧＩＩｚにとったとしても、それを
分周する分周器１は、現在容易に実現できる。

〔発明の効果〕

以上述べたように本発明は、従来のディジタル・アナロ
グ変換器が平面的、物理的精度に頼って絶対精度を上げ
ていたのに対し、分周器の性質を利用し、パルスの数の
比という物理的精度に左右されない要素でビット間の重
み付けを行うことで、容易に集積回路化された高精度の
ディジタル・アナログ発振器が実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の第一実施例の回路を示すブロック図。第２図はその動作タイミングチャート。第３図は本発明の第二実施例の回路を示すブロック図。１・・・発振器、２・・・バッファアンプ、３・・・ア
ンド回路、５．６・・・定電流源、７〜１５・・・スイ
ッチ、１６〜２３・・・ディジタル信号入力端子、２４
・・・アナログ信号出力端子、２７．２８．２９．３５
．３６．３７．３８・・・分周器、２５・・・負荷抵抗
、２６・・・電源、３０・・・コンデンサ、３１・・・
アナログ・ディジタル変換器、３２・・・ディジタル信
号出力端子、３３・・・アナログ信号入力端子、３４・
・・サンプリングパルス発生器。

Claims

【特許請求の範囲】

（１）ｎ（ｎは自然数）ビットのディジタル・アナログ
変換器において、それぞれ制御端子がディジタル入力信号端子に一端がア
ナログ信号出力端子に共通接続されたｎ個の第一スイッ
チと、それぞれ一端が上記第一スイッチの他端に接続され、他
端がおのおの定電流源を介して出力回路に接続されたｎ
個の第二スイッチと、この第二スイッチのおのおのを通して流れる電流により
運ばれる電荷量が、基準となる上記第二スイッチに対し
て２のべき乗に重み付けされるように、上記定電流源の
電流能力に対応して制御する重み付け制御手段とを含み、上記重み付け制御手段は、所定の発振周波数を発振する
発振器と、この発振器の出力を入力とする縦続接続され
各段の出力が論理回路を介し所定の上記第二スイッチの
制御端子にそれぞれ接続された複数個の分周器とを含むことを特徴とするディジタル・アナログ変換器。