JPS6237810B2 - - Google Patents
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- JPS6237810B2 JPS6237810B2 JP53159978A JP15997878A JPS6237810B2 JP S6237810 B2 JPS6237810 B2 JP S6237810B2 JP 53159978 A JP53159978 A JP 53159978A JP 15997878 A JP15997878 A JP 15997878A JP S6237810 B2 JPS6237810 B2 JP S6237810B2
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関するものであり、さら
に詳しく述べるならば新規な構造のキヤパシタを
有する半導体装置に関するものである。
に詳しく述べるならば新規な構造のキヤパシタを
有する半導体装置に関するものである。
半導体装置においてSiO2などの絶縁膜を用い
てキヤパシタを製作することは周知であるが、従
来のキヤパシタ構造を第１図ないし３図を参照と
しつつ説明する。第１図はMES型GaAs FET１
を用いた自動バイアス小信号増幅器の一例を示す
回路図である。２，４は入力回路の一部を構成す
るキヤパシタ、３，６は入力回路の一部を構成す
るインダクタンスである。７ないし９は以下説明
するバイアス回路である。直流バイアス電源ＶBI
ＡＳからの電圧が抵抗１１によつて降下され、
FET１のドレーンＤに印加される。
てキヤパシタを製作することは周知であるが、従
来のキヤパシタ構造を第１図ないし３図を参照と
しつつ説明する。第１図はMES型GaAs FET１
を用いた自動バイアス小信号増幅器の一例を示す
回路図である。２，４は入力回路の一部を構成す
るキヤパシタ、３，６は入力回路の一部を構成す
るインダクタンスである。７ないし９は以下説明
するバイアス回路である。直流バイアス電源ＶBI
ＡＳからの電圧が抵抗１１によつて降下され、
FET１のドレーンＤに印加される。
バイアス電流はドレーンからゲートを経てソー
スＳに流れる。この結果ソースＳに一定の電圧が
印加される。この電圧より抵抗８による電圧降下
を差引いたものが高周波遮断用インダクタンス６
を経てFET１のゲートＧに印加される。したが
つて、例えばＶBIASを５ボルト、ドレーン電圧を
３ボルト、ソース電圧を０ボルト、ゲート電圧を
−２ボルトとするような電圧を一個の電源ＶBIAS
で設定することができる。インダクタンス１２，
１３及びキヤパシタ１４は出力側マツチング回路
を構成する。第１図の回路においてバイパスコン
デンサ７は具体的には第２図及び３図に示す如き
構造を有する。第２図及び３図は、第１図の回路
図の素子１，７の部分の具体的構造を示す図面で
ある。これらの図面において、FET１はMOSキ
ヤパシタ７の上に搭載され、FET１のソースＳ
がろう材２０によりMOSキヤパシタ７と接続さ
れている。MOSキヤパシタ７は、金属電極２
１、SiO2などの絶縁物質２２、Si導電性基板２３
及び金属電極２４よりなる。上述のような構造な
キヤパシタでは、FETの半導体基板とは別にキ
ヤパシタが設けられるために、半導体装置の製造
工程が複雑になる。MES型FETを例にとつてキ
ヤパシタを有する従来の半導体装置の例を説明し
たが、他の半導体装置にあつてもMOSキヤパシ
タの上に活性素子を形成することは同様に製造工
程上複雑である。
スＳに流れる。この結果ソースＳに一定の電圧が
印加される。この電圧より抵抗８による電圧降下
を差引いたものが高周波遮断用インダクタンス６
を経てFET１のゲートＧに印加される。したが
つて、例えばＶBIASを５ボルト、ドレーン電圧を
３ボルト、ソース電圧を０ボルト、ゲート電圧を
−２ボルトとするような電圧を一個の電源ＶBIAS
で設定することができる。インダクタンス１２，
１３及びキヤパシタ１４は出力側マツチング回路
を構成する。第１図の回路においてバイパスコン
デンサ７は具体的には第２図及び３図に示す如き
構造を有する。第２図及び３図は、第１図の回路
図の素子１，７の部分の具体的構造を示す図面で
ある。これらの図面において、FET１はMOSキ
ヤパシタ７の上に搭載され、FET１のソースＳ
がろう材２０によりMOSキヤパシタ７と接続さ
れている。MOSキヤパシタ７は、金属電極２
１、SiO2などの絶縁物質２２、Si導電性基板２３
及び金属電極２４よりなる。上述のような構造な
キヤパシタでは、FETの半導体基板とは別にキ
ヤパシタが設けられるために、半導体装置の製造
工程が複雑になる。MES型FETを例にとつてキ
ヤパシタを有する従来の半導体装置の例を説明し
たが、他の半導体装置にあつてもMOSキヤパシ
タの上に活性素子を形成することは同様に製造工
程上複雑である。
本発明の目的は、以上の如き欠点をもたない新
規な構造の半導体装置を提供することを目的とす
る。
規な構造の半導体装置を提供することを目的とす
る。
本発明に係る半導体装置は、活性素子が配置さ
れた第１の導電層がGaAs半絶縁層の一面上に形
成され、該半絶縁層の第１の導電層とは反対側面
上にGaAsからなる第２の導電層が形成され、該
第２の導電層の該半絶縁層とは反対面側にGaAs
からなる高抵抗層を介して第３の導電層が形成さ
れ、該第２の導電層と高抵抗層と第３の導電層と
によりキヤパシタを構成してなることを特徴とす
る。かかる半導体装置の如く、１個の半導体基板
の内部にキヤパシタが配備される。単に１個の基
板内に不純物濃度が異なる各素子を形成すれば半
導体装置が製造されるからプロセス技術によるそ
の製造が著しく簡単になる。１個の半導体基板の
面積を0.5×0.5mm2とすると、例えば100〜200pFの
キヤパシタを製造するためには、比抵抗約
105ohm・cmの高抵抗層を厚さ0.2ミクロンにて
GaAsなどの化合物半導体基板の下部に形成すれ
ばよい。本発明に係る半導体装置によると、半導
体基板の下部には無線周波数電流が流れ、一方電
流のバイアス電流が流れず、この結果基板の下部
に関しては直流と交流が分離される。このため回
路設計の自由度が拡がり、高出力GaAsFETの１
バイアス化も容易になるという利点がある。
れた第１の導電層がGaAs半絶縁層の一面上に形
成され、該半絶縁層の第１の導電層とは反対側面
上にGaAsからなる第２の導電層が形成され、該
第２の導電層の該半絶縁層とは反対面側にGaAs
からなる高抵抗層を介して第３の導電層が形成さ
れ、該第２の導電層と高抵抗層と第３の導電層と
によりキヤパシタを構成してなることを特徴とす
る。かかる半導体装置の如く、１個の半導体基板
の内部にキヤパシタが配備される。単に１個の基
板内に不純物濃度が異なる各素子を形成すれば半
導体装置が製造されるからプロセス技術によるそ
の製造が著しく簡単になる。１個の半導体基板の
面積を0.5×0.5mm2とすると、例えば100〜200pFの
キヤパシタを製造するためには、比抵抗約
105ohm・cmの高抵抗層を厚さ0.2ミクロンにて
GaAsなどの化合物半導体基板の下部に形成すれ
ばよい。本発明に係る半導体装置によると、半導
体基板の下部には無線周波数電流が流れ、一方電
流のバイアス電流が流れず、この結果基板の下部
に関しては直流と交流が分離される。このため回
路設計の自由度が拡がり、高出力GaAsFETの１
バイアス化も容易になるという利点がある。
第２の導電層は半導体基板の裏面に蒸着によつ
て形成された金属膜であることが好ましい。この
実施態様のように一つの導電層を半導体基板の裏
面に形成すると、キヤパシタ用高抵抗層は該裏面
の近傍に形成されることになる。このような構造
の半導体装置を製造するためには、半導体基板の
裏面からイオン注入を行い、一対の導電層の他方
を形成するようにイオン注入というプロセス技術
を応用することができる。この結果、自動バイア
ス回路が極めて簡単に製造される。
て形成された金属膜であることが好ましい。この
実施態様のように一つの導電層を半導体基板の裏
面に形成すると、キヤパシタ用高抵抗層は該裏面
の近傍に形成されることになる。このような構造
の半導体装置を製造するためには、半導体基板の
裏面からイオン注入を行い、一対の導電層の他方
を形成するようにイオン注入というプロセス技術
を応用することができる。この結果、自動バイア
ス回路が極めて簡単に製造される。
本発明の他の実施態様によると、活性層に形成
された半導体素子の何れかと前記キヤパシタと接
続する一対の導電層とを接続する導体部が半導体
基板内を上下に貫通する低抵抗層として形成され
る。このような低抵抗導体の比抵抗は一般には
0.01ohm・cmである。キヤパシタと接続する半導
体素子がMES FETのソース（Ｓ・第１図参照）
であると、自動バイアスMES FET回路がさらに
簡単に製造される。
された半導体素子の何れかと前記キヤパシタと接
続する一対の導電層とを接続する導体部が半導体
基板内を上下に貫通する低抵抗層として形成され
る。このような低抵抗導体の比抵抗は一般には
0.01ohm・cmである。キヤパシタと接続する半導
体素子がMES FETのソース（Ｓ・第１図参照）
であると、自動バイアスMES FET回路がさらに
簡単に製造される。
本発明の別の実施態様によると、キヤパシタと
して用いられている高抵抗層の一部の比抵抗を低
く調節し、この低比抵抗層も前記一対の導電層の
間に接触させて配置し、この結果比抵抗調節層を
キヤパシタと並列に接続されたレジスタとして用
いる。この層の比抵抗が例えば103ohm・cmであ
るときは、その面積を100μｍ□とすることによ
つて約200ohmのレジスタを得ることができる。
このようなレジスタを第１図のバイアス抵抗８と
して使用すれば半導体装置の面積が小さくて済む
ので好ましい。
して用いられている高抵抗層の一部の比抵抗を低
く調節し、この低比抵抗層も前記一対の導電層の
間に接触させて配置し、この結果比抵抗調節層を
キヤパシタと並列に接続されたレジスタとして用
いる。この層の比抵抗が例えば103ohm・cmであ
るときは、その面積を100μｍ□とすることによ
つて約200ohmのレジスタを得ることができる。
このようなレジスタを第１図のバイアス抵抗８と
して使用すれば半導体装置の面積が小さくて済む
ので好ましい。
以上の部分で説明した各層を半導体基板に形成
するにはイオン注入技術法を採用することが好ま
しい。以下、この方法の具体例を説明する。ま
ず、n+型GaAs基板を常法によつて調整し、この
基板の表面から例えばプロトンを約500KeVのエ
ネルギーで１×1015／cm2のドーズ量で注入して、
絶縁層を形成する。この絶縁層は基板上部表面か
ら約５ミクロンの深さに形成され、FET素子の
半絶縁層部分として使用可能である。基板最表面
部は導電層として残り、FET素子の活性層部分
として使用可能である。次にキヤパシタとして使
用される高抵抗層形成のためのイオン注入は基板
の上部表面から行つてもよいが、下部表面すなわ
ち裏面から行うことがイオン注入工程を非常に簡
単にする。裏面からイオン注入を行う場合は、約
100KeV、５×1015／cm2なる条件により裏面から
深さ1500〜2000Åの基板内部に高抵抗層を形成す
ることができる。基板の裏面の最表面部は導電層
として残るので、これをキヤパシタと接続する電
極として使用することもできる。
するにはイオン注入技術法を採用することが好ま
しい。以下、この方法の具体例を説明する。ま
ず、n+型GaAs基板を常法によつて調整し、この
基板の表面から例えばプロトンを約500KeVのエ
ネルギーで１×1015／cm2のドーズ量で注入して、
絶縁層を形成する。この絶縁層は基板上部表面か
ら約５ミクロンの深さに形成され、FET素子の
半絶縁層部分として使用可能である。基板最表面
部は導電層として残り、FET素子の活性層部分
として使用可能である。次にキヤパシタとして使
用される高抵抗層形成のためのイオン注入は基板
の上部表面から行つてもよいが、下部表面すなわ
ち裏面から行うことがイオン注入工程を非常に簡
単にする。裏面からイオン注入を行う場合は、約
100KeV、５×1015／cm2なる条件により裏面から
深さ1500〜2000Åの基板内部に高抵抗層を形成す
ることができる。基板の裏面の最表面部は導電層
として残るので、これをキヤパシタと接続する電
極として使用することもできる。
n+型GaAs基板を用いた上記具体例とは異な
り、Crドープの半絶縁性GaAs基板を使用するこ
ともできる。この場合は、GaAs基板内部にイオ
ン注入により導電層を形成し、GaAs基板の上部
にｎ型GaAsFETとキヤパシタを形成し一方基板
の下部には金属膜を蒸着等により被着して、キヤ
パシタを含むFET素子を製造する。
り、Crドープの半絶縁性GaAs基板を使用するこ
ともできる。この場合は、GaAs基板内部にイオ
ン注入により導電層を形成し、GaAs基板の上部
にｎ型GaAsFETとキヤパシタを形成し一方基板
の下部には金属膜を蒸着等により被着して、キヤ
パシタを含むFET素子を製造する。
以下第４図に基づいてインターデイジタル構造
のFETの実施例を説明する。
のFETの実施例を説明する。
ソース電極Ｓ、ドレーン電極Ｄ及びゲート電極
ＧはGaAs半導体基板３０の導電層３１上に被着
されている。導電層３１の下方にはイオン打込み
により形成された半絶縁層３２が位置する。半絶
縁層の比抵抗は約105Ωcm以上になるようにイオ
ン注入が行われる。GaAs基板３０の最表面部に
は極く小量のイオンが捕促され、n+型層３１と
なる。ソース電極とドレイン電極はオーミツク性
電極として形成される。ソース電極S1と接触する
領域３４にはマスクを形成してイオン注入を行う
ので、マスクの下方の半導体は基板本来のn++導
電型を有し、ソース電極S1をn++型層３５に導通
する導通部３３，３４として使用される。n++型
層３５は注入イオンが到達しないGaAs基板の内
部である。３１，３２及び電極Ｓ，Ｇ，Ｄの各部
は通常のインターデイジタル構造のFETを構成
する。ソース電極S2，S3は図示されていない
GaAs基板３０の上面の一部でソース電極S1に接
続されている。また、ドレーン電極D1，D2も相
互に接続されている。第４図の３６はGaAs基板
３０の裏面（電極Ｓ，Ｇ，Ｄの配置された側とは
反対側）からイオンを注入して形成された高抵抗
層である。この高抵抗層３６の比抵抗約105Ωcm
である。GaAs基板３０の裏面全体に金属膜３７
が形成される。この金属膜３７とn++型GaAs層
３５の間にはさまれた高抵抗層３６がキヤパシタ
としてソース電極S1に接続される。なお、金属膜
３７は基板３０の裏面の一部に形成されることも
ある。また、基板３０の側面にSiO2膜或いは
GaAs酸化物或は窒化物等の絶縁体によりパツシ
ベーシヨンを施すことが望ましい。
ＧはGaAs半導体基板３０の導電層３１上に被着
されている。導電層３１の下方にはイオン打込み
により形成された半絶縁層３２が位置する。半絶
縁層の比抵抗は約105Ωcm以上になるようにイオ
ン注入が行われる。GaAs基板３０の最表面部に
は極く小量のイオンが捕促され、n+型層３１と
なる。ソース電極とドレイン電極はオーミツク性
電極として形成される。ソース電極S1と接触する
領域３４にはマスクを形成してイオン注入を行う
ので、マスクの下方の半導体は基板本来のn++導
電型を有し、ソース電極S1をn++型層３５に導通
する導通部３３，３４として使用される。n++型
層３５は注入イオンが到達しないGaAs基板の内
部である。３１，３２及び電極Ｓ，Ｇ，Ｄの各部
は通常のインターデイジタル構造のFETを構成
する。ソース電極S2，S3は図示されていない
GaAs基板３０の上面の一部でソース電極S1に接
続されている。また、ドレーン電極D1，D2も相
互に接続されている。第４図の３６はGaAs基板
３０の裏面（電極Ｓ，Ｇ，Ｄの配置された側とは
反対側）からイオンを注入して形成された高抵抗
層である。この高抵抗層３６の比抵抗約105Ωcm
である。GaAs基板３０の裏面全体に金属膜３７
が形成される。この金属膜３７とn++型GaAs層
３５の間にはさまれた高抵抗層３６がキヤパシタ
としてソース電極S1に接続される。なお、金属膜
３７は基板３０の裏面の一部に形成されることも
ある。また、基板３０の側面にSiO2膜或いは
GaAs酸化物或は窒化物等の絶縁体によりパツシ
ベーシヨンを施すことが望ましい。
第１図はGaAs、FETを用いたオールバイアス
増幅器の回路図、第２図はFETとキヤパシタか
らなる従来の半導体装置の断面を第３図の―
線に沿つて示した図面、第３図は第２図の平面
図、第４図は本発明の一具体例に係る半導体装置
の断面図である。 １…FET、７…MOSキヤパシタ、２１…金属
膜、２２…SiO2膜、２３…n+型シリコン、２４
…金属膜、３２…FETの半絶縁層、３１…活性
層、３３，３４…導通部、３６…キヤパシタ。
増幅器の回路図、第２図はFETとキヤパシタか
らなる従来の半導体装置の断面を第３図の―
線に沿つて示した図面、第３図は第２図の平面
図、第４図は本発明の一具体例に係る半導体装置
の断面図である。 １…FET、７…MOSキヤパシタ、２１…金属
膜、２２…SiO2膜、２３…n+型シリコン、２４
…金属膜、３２…FETの半絶縁層、３１…活性
層、３３，３４…導通部、３６…キヤパシタ。
Claims (1)
- 【特許請求の範囲】 １ 活性素子が配置された第１の導電層がGaAs
半絶縁層の一面上に形成され、該半絶縁層の第１
の導電層とは反対側面上にGaAsからなる第２の
導電層が形成され、該第２の導電層の該半絶縁層
とは反対面側にGaAsからなる高抵抗層を介して
第３の導電層が形成され、該第２の導電層と高抵
抗層と第３の導電層とによりキヤパシタを構成し
てなることを特徴とする半導体装置。 ２ 前記第１、第２の導電層の間に位置し前記キ
ヤパシタとして使用された半導体基板の残部をそ
の比抵抗を調節してレジスタとして使用すること
を特徴とする特許請求の範囲第１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15997878A JPS5588366A (en) | 1978-12-27 | 1978-12-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15997878A JPS5588366A (en) | 1978-12-27 | 1978-12-27 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5588366A JPS5588366A (en) | 1980-07-04 |
| JPS6237810B2 true JPS6237810B2 (ja) | 1987-08-14 |
Family
ID=15705320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15997878A Granted JPS5588366A (en) | 1978-12-27 | 1978-12-27 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5588366A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726116U (ja) * | 1980-07-18 | 1982-02-10 | ||
| JPS5784180A (en) * | 1980-11-14 | 1982-05-26 | Fujitsu Ltd | Semiconductor device |
| JPS58131775A (ja) * | 1982-01-29 | 1983-08-05 | Fujitsu Ltd | 電界効果半導体装置 |
| KR900001394B1 (en) * | 1985-04-05 | 1990-03-09 | Fujitsu Ltd | Super high frequency intergrated circuit device |
-
1978
- 1978-12-27 JP JP15997878A patent/JPS5588366A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5588366A (en) | 1980-07-04 |
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