JPS623337A - デ−タ・ストア方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はバイト列転送を高速に行なうことができ、かつ
装置の構成を簡単にすることができるデータ・ストア方
式に関する。

〔従来技術およびその問題点〕

マイクロプログラムを用いた従来のコンピュータにおい
ては、その制御ユニットは一般には自律的なリード・オ
ンリ・メモリを含んでいる。プログラムの各命令の実行
を始める毎に、制御ユニットは命令の命令コードから生
成されたリード・オンリ・メモリのアドレスを発生する
。全処理されている命令を実行するためにコンピュータ
に制御信号を供給する一連のマイクロ命令語の先頭アド
レスを指定する。

各命令は実際、その命令に対応するマイクロルーチンへ
の転送を起こさせる。その結果得られるステップ毎のコ
ンピュータ動作は、極めて詳細なレベルでのプログラム
の実行に対応する。このような従来のコンピュータにお
いては、一般的にプログラム命令は命令コードとオペラ
ンド、すなおち、演算されるべきデータの位置に関する
情報とを含む。これらのオペランドは付加的な動作を指
定する情報を含むこともある。このプログラム命令の長
さは、扱かうデータ量に従って相対的に長くすることも
できるし、あるいは、短くすることもできる。命令コー
ドは実行すべき動作を指示する。一旦、命令コードの長
さを定めると、ある固定紐の相異なる命令コードおよび
それらに関連したプログラム命令だけがあるようにでき
る。しかしながら、ある個数のビットによりジ 理論的に表わせる命令コードすなわち前記舅定組の命令
コードの全てを、マイクロプログラム化されたリソース
を備えたコンピュータのプログラム命令の特定のために
使用することはない。一般には、上述の固定紐の一部、
すなわちサブセットのみしか使用されておらず、この結
果、プログラミング効率の低下が生じている。

更に従来のコンピュータにおいては、使用されるメモリ
が最大のハードウェア・コストを占めているため、ハー
ドウェア・スピードの向上およびハードウェアの最小化
のためにはそのメモリの使用効率の向上の達成が肝要で
ある。固定命令長コンピュータにおいては、夫々の命令
で実行すべき動作が簡単か複雑かに無関係に全ての命令
に対して同一のビット数を割当てる必要がある。このた
め、たとえば、多くのビットが簡単な動作を指定するた
めに浪費される一方では、命令語長によって命令の能力
が制限される局面においては複雑な動作を行なうために
多くの命令が浪費されている。従って、全てのアプリケ
ーションを最も効率的に実行できる命令セットを有する
コンピュータを設計することが望ましい。

従来のマイクロプログラム方式コンピュータの効率を向
上さ、せるために最適化コンパイラの概念が採用され実
現された。ここで目指されたことは、（１）プログラム
言語を大きな仮想アドレス空間におけるマイクロ命令と
同様な複雑でない命令レベルまでコンパイルし、また、
（２）技術が許す限り、命令サイクル時間をできるだけ
短くすること、である。そのような最適化コンパイラを
有するコンピュータは、以前のものよりも少ない命令を
持つように設計される。

これらの少ない命令は単純なものであり、１サイクル内
で実行される。そのようなコンピュータは縮少命令セッ
ト−コンピュータ（ｒｅｄｕｃｅｄ　　１ｎ−ｓｔｒｕ
ｃｔｉｏｎ　　ｓｅｔ　　ｃｏｍｐｕｔｅｒ。

以下ＲＩＳＣと称する）と呼ばれている。ＲＩＳＣにお
ける少数の命令セットの一部分であり、新規なやり方で
効率を向上させる命令が本願で提示される。

特に、コンピュータで行なわれる最も普通の動作のひと
つは、語あるいはバイトの列をメモリ中のあるアドレス
から他のアドレスへと転送することである。これは、頻
繁に行なわれる動作であるので、効率的に実行すること
が重要である。しかし、この動作の厳密な形態の多様性
、転送対象の長さやアドレスが固定であるか可変である
かという多様性、また、転送対象の長さやワード・アラ
インメント等の多様性により、たとえこのような多様性
のうちの極く一部分のものしか実際には多少なりとも頻
繁に使用されないとしても、この動作を効率的に行なう
一様なメカニズムを見い出すのは困難である。

従来に技術においては、ひとつのアプローチはソースか
らデスティネーションへ何バイトかを転送するためのひ
とつあるいは２つの命令を設けることである。しかし、
このような命令で使用できるオプションは非常に限定さ
れている。また、オペランドの指定についても同様に限
定されている。指定されなければならないオプション、
すなわち、ソース、デスティネーションのアドレスおよ
び長さ、の情報量が多いので、このような命令は非常に
大きなものになる。これらの命令は実行するのにＹ何す
イクルも必要としたり、また、制御のため雑多なマイク
ロコードを必要とする。このような命令は／実行時間が
長いので、入出力割込みによりこれらの動作がロック・
アウトされるという問題がしばしば発生する。

従って、これらの動作は、更に、割込み可能および／ま
たは再開可能である必要がある。このような必要性があ
ることにより、明らかに命令の複雑さが増す。

更に、実行時間が長いため、仮想記憶システムで用いら
れるときにも〆同様な問題がおこる。つまり、この場合
には割込みのかおりにページ・フォルトの問題が起こる
。これらの問題を解消するための制御上の必要性より、
ハードウェアのコストおよび複雑性が増す。

要するに、たとえ最も頻繁に用いられるいくつかの形態
の動作だけ最適化するとしても、このような動作の最適
化を行なうと、データ・パスおよび制御が複雑化するこ
とは不可避である。そのかｂりに、非ハードウェア的な
支援をこれらの問題の解決のために用いることもできる
。しかし、このような状況では、命令動作は受は入れ雅
い程に長くなってしまう。

〔発明の目的〕

本発明は上述した従来技術の問題点を解消し、多様な条
件下でバイト列等をハードウェアの複雑をともなうこと
なく、効率的に転送することができるデータ・ストア方
式を提供することを目的とする。

〔発明の概要〕

本発明の好適な実施例によれば、上述した問題点を解消
するため、バイト列を転送するための基本命令が与えら
れる。この命令のオプションは基本的なものであるため
、操作対象の長さや可変性の多様性に対応するためには
極く少数のバリエーションしか必要とされない。これら
の動作を行なう命令はコード列中に埋め込まれる。従っ
てコンパイラは、必要な動作を行なうために必要な正に
最小のシーケンスを生成し、また、オペランドの多くを
コンパイル時点で前以って計算しておくことができる。

転送動作の最適化に必要とされる制御は、かくてハード
ウェアではなく、コンパイラによって行なねれる。これ
により、上に列挙したような、ハードウェア面からの解
決法に見られる問題を回避している。こ−れら全ての要
因からの帰結として、この命令は１サイクル動作で実現
できる。言い換えれば、この命令の開始から、１サイク
ル以内に妨害やロック・アウトをおこすことなく別の命
令を開始することができる。

〔発明の実施例〕

本発明の実施例におけるバイト列転送動作はコード列に
よって実行される。従って入出力割込やページ・フォル
トを処理するための特別な制御は必要ない。バイト転送
を行なうこの基本命令には、他の命令のために既に必要
なもの以上のハードウェアは極くわずかしかいらない。

よって、本命令を用いることにより、最も頻繁に行なね
れるバイト列転送動作について、従来のハードウェア支
援を受けた命令と同程度あるいはそれ以上の速度で実行
できる。

この基本命令の動作は、ソース・レジスタからメモリへ
　　　　　　　　　デスティネーション側バイト列の語
境界に対するアラインメント合わせに必要なバイトをス
トアする。このストア動作は、ソース・レジスタ中の語
の命令で指示されたバイト・アドレス位置から始まりそ
の語の末尾バイトまでの部分をストアするか、あるいは
、語の先頭バイトから指示されたバイト・アドレスまで
の部分をストアする。

他のストア命令でも見られるオプション、たとえばキャ
ッシュ制御、アドレス変更等は、この命令でも使用でき
る。この命令は、バイト転送動作のうちの最初と最後の
部分を取り扱う。しかし、ソース側バイト列とデスティ
ネーション側バイト列がアラインされていない場合には
（すなわち語のバイト長をｎ、ソース側バイト列とデス
ティネーション側バイト列の先頭アドレスを夫々Ａｓ、
Ａｄとするとき。

大 ｍ　ｏ　ｄ、、、、　Ａ　４ｍ　ｏ　ｄ、、ｌＡ　ｄの
場合）、バイト列中の各語について更にアラインメント
合すせを行なう命令が必要になる。これは具体的にはア
ラインメントのずれに応じたシフト動作であるが、以下
に説明する本基本命令の動作を理解すれば、この更にア
ラインメント合わせを行なうための動作は当業者にと以
下のようになっている。

アセンブラ表現で修飾子“、Ｂ″を付けることにより「
先頭」が指定されれば（これは命令中の先頭／末尾指示
子ａをｌとすることによって指定される）、　　　　　
５、命令で指示されるソース側のλ用レジスタ“ｔＩｔ
の　　　　　　・効アドレスで指示されるバイト位置か
ら始まるメモ　　　　　　≧１下位側の何バイトかが、
命令によって与えられる実　　　　　　゛りにストアさ
れる。

逆に、アセンブラ表現で修飾子、ＩＴ、　Ｅ／／を付け
ることにより「末尾」であることが指定されれば　　　
　　゛（これは命令中の先頭／末尾指示子ａ＝１とする
ことによって指定される）、汎用レジスタ゛′シ″の上
　　　　　　′１′］位側の何バイトかを、メモリ中で
実効アドレスで指示された語中にその最上位バイト位置
からストアする。このストア動作の対象となる最後のバ
イト位置は実効アドレスで指示されるバイト位置のひと
つ手前である。従って、実効アドレスが語の最上位バイ
トを指示している場合には上述のストアは全く行な　　
　　　　力れない。しかし、指示された語に対する記憶
保護関係のチェック動作は行な力れる。

「アドレス変更」が指定された場合は、変更結果のアド
レスは語境界にそろうように下位ビットがマスクされる
。

本発明の実施例に基くバイト列転送用の基本命令の一例
の５ＴＢＹＳ命令１４０のフォーマットおよび動作は以
下のようになっている。

５ＴＢＹＳ命令はアセンブラでは以下のように表５ＴＢ
ＹＳ、ｍａ、ｃｃ　　オ、ｉ　（ｓ、ｂ）また命令のフ
ォーマットは第１図にも示すように、０３　／　ｂ　／
　ｔ　／　ｓ　／　ａ　／　１　／　ｃ　ｃ　／　Ｃ／
　ｍ　／　ｉ、である。ここにおいて、 ０３は命令クラス“Ｉ　ｎ　ｄ　ｅ　ｘ−Ｍｅｍ”を指
示する命令コード１１０である。この命令コードは、命
令コード拡張フィールドＣ１２６とともに５ＴＢＹＳ命
令１４０を表している。

ｂはアドレス・レジスタを指示する５ビツトのフィール
ド１１２である。

ｔは、データ・レジスタを指示する５ビツトのフィール
ド１１４である。

Ｓは使用するアドレス空間番号が入っているスペース・
レジスタＳＲを指示する２ビツトのスペース・レジスタ
指示フィールド１１６である。

ａは、アドレス変更を実効アドレス生成前に行なう（事
前変更）か後に行なう（事後変更）かを指示する１ビツ
トの指示子１２０であり、先頭／末尾指示子として使わ
れる。

ｃｃは、２ビツトのキャッシュ制御ビット１２４である
。

Ｃは４ビツトの命令コード拡張フィールド１２６である
。

ｍは、アドレス変更を行なうか否かを示す１ビツトの指
示子１２８である。また、 ｉは、５ビツトの符号付き直接値フィールド１３０であ
る。

５ＴＢＹＳ命令１４０は以下のように動作する。

１、４８ビツトの一時的な値“’ａｄｄｒ″″は以下の
ようにして計算される。

ａ、直接値フィールドｌ　３　Ｑ　＃　ｉ　＄１の最下
位ビットを取り去る。この最下位ビットが実は符号ビッ
トになっている。“ｉ　Ｉｔの残りの部分をこの符号ビ
ットで左側に符号拡張することにより３２ビツトの値“
ｉｍｍｅｄｉａｔｅ″を計算する。ここでもし、アドレ
ス変更および事後変更が指定されていたならば（つまり
、指示子ｍ１２８の値が１でかつ指示子ａ１２０の、値
がＯであれば）、値０を“ｉ　ｎ　ｄ　”に割当てる。

さもなければ、”ｉｍｍｅｄｉａｔｅ”を“ｉｎｄ”に
割当てる。

５０次に、“ｉｎｄ”をアドレス・レジスタ“ｂ”の内
容に加え、その結果を３２ビツト長の“Ｏｆｆ　ｓ　ｅ
　ｔ　”に割当てる。

Ｃ６もし、スペース・レジスタ指示フィールド５１１６
が０であれば、アドレス・レジスタ“ｂ”の最上位２ビ
ツト、すなわちビット０およびビット１からなる２ビツ
トの数に４を加算して得られる数によりアドレス指定さ
れるスペース・レジスタの内容を１６ビツト長の”　Ｓ
　Ｐ　ａ　ｃ　ｅ　”に割当てる。スペース・レジスタ
指示フィールド５ｌ１６がＯでなければ、その値によっ
てアドレス指定されるスペース・レジスタの内容を１６
ビツト長の”　Ｓ　ｐ　ａＣ６”に割当てる。（つまり
、スペース・レジスタは１番から７番まである。）そし
て、ｄ、”５ｐａｃｅ”と”ｏｆｆｓｅｔ”を“５ｒ（
ｔｃＱ−”針十÷→−を上位として連結して得られる値
を”ａｄｄｒ’に割当てる。

′Ｌ　第１サイクルＴの間に以下の動作を行なう。　　
　　　　　・」、′ａ、８Ｘｍｏｄ＋−”ａｄｄｒ”を
”　ｐ　ｏ　ｓ　”に　　　　　　、。

割当てる。

ｂ、アドレス変更指示のための指示子ｍ１２８が１の場
合は、アドレス・レジスタ“ｂ”に（“ｂ”＋“ｉｍｍ
ｅｄｉａｔｅ”）＆Ｘ’　ＦＦＦＦＦＦＦＣの値を割当
てる。ここでＸ′は１６進数を表わす記号、＋は加算、
＆はビット毎の論理積を表わす。

Ｃ０また、仮想記憶変換がオン状態の場合、すくわ噛＝
ヒちＰＳＷ　（Ｐｒｏｇｒａｍ　　５ｔａｔｕｓＷｏｒ
ｄ）のＤビットが１の場合、であってかつ事前変更／事
後変更の指示のための指示子ａ１２０が１である場合は
、メモリ・ストアはデータ・レジスタ″ｔ′″の最上位
ビットすなわちビット０からビット”ｐｏｓ”−１まで
を、１１　ａｄ　ｄ　、　ｊ＃で指示されるメモリ・ロ
ケーションのビットＯからビット“ｐｏｓ”−１までに
書込むことによって行なねれる。また、上述の条件中の
前者がそのままで、後者がａ＝Ｏである場合には、メモ
リ・ストアはデータ・レジスタ“ｔ”のビット“ｐ。

ｓｐｐから最下位であるビット３１までをロケーション
”　ａ　ｄ　ｄ　ｒ”のビット“ｐｏｓ”からビット３
１までにストアすることによって行なわれる。

ｄ、仮想記憶変換が行なわれないようになってい１ヰを
場合、すなわち、ＰＳＷのＤビットが０の場合は、ａ＝
１であればメモリ・ストアはデータ・レジスタ“ｔ”の
ビット０からビット“Ｐｏｓ″−１までを、”ａｄｄｒ
”のビット１６からビット４７　（すなわち“ａｄｄｒ
”の下位３２ビツト）で指示されるアドレスを持つ物理
メモリのビット０からビット“ｐｏｓ”−１ヘスドアす
ることによって行なねれる。また、この場合、ａ　＝Ｏ
であれば、メモリ・ストアはデータ・レジスタ“Ｌ″の
ビット”　ｐ　ｏ　ｓ　”からビット３１を“ａｄｄｒ
”のビット１６からビット４７で指示されるアドレスを
持つ物理メモリのビット“ｐ　ｏ　ｓ　”からビット３
１までにストアするこによって行なわれる。なおここで
ひとつ注意しておくことは１．ｐ、、ｄ、では、−見ビ
ット単位でレジスタからの読出し／メモリへの書込みを
やっているように見えるが、ａ、における“ｐｏｓ”の
値の作り方かられかるように、これらの読出し／書込み
は皆バイト単位で行われているのである。

この５ＴＢＹＳ命令は、バイト列転送ルーチン中でバイ
ト列の先頭および末尾の処理に用いられる。

バイト列の中間部分の転送は、ロード→（もし必要があ
ればシフト）→ストアのくり返しによって行なおれるこ
とは明らかであろう。

上述の５ＴＢＹＳ命令では、バイト単位のメモリ書込み
可否の制御を行なっているので、メモリの書込み回路が
複雑化するようにも思われるが、たとえば、以下で説明
するようなバイト単位の構成を持ったキャッシュ・メモ
リを備えたコンピュータにおいては、何ら問題にならな
い。

第２図は、本発明の実施例によるバイト列転送用の命令
を実行するためのコンピュータ中のシステムの一部分と
してのキャッシュ・メモリを示す。

そもそもキャッシュ・メモリとは、基本的には、メイン
・メモリ中にある情報のうちの限られた量をストアする
高速のバッファである。キャッシュ・メモリは通常はコ
ンピュータの処理ユニットに近接した領域内にあり、す
ばやくアクセスされることができるようになっている。

キャッシュ・メモリはメイン・メモリよりもかなり小さ
く、そのため、コンピュータに関連するデータの極くｂ
ずかの部分しか保持していない。処理ユニットが、メイ
ン・メモリに対して指令を発する都度、キャッシュ・メ
モリをチェックして今参照されているデータは実際、キ
ャッシュ・メモリ中に存在するか否か確かめる。このチ
ェックは、アドレス内のタグと呼ばれる部分をキャッシ
ュ・メモリ中のタグ部分と比較することにより行なわれ
る。もし両者が一致すれば、参照されているデータ＝宴
は実際にキャッシュ中に存在する。これがキャッシュ・
ヒツトである。もし、アドレスのタグ部分がキャッシュ
・メモリ中のタグと一致しなければ、参照されているデ
ータはキャッシュ・メモリ中には存在しない。この場合
はこの参照はメイン・メモリに対して行なねれなければ
ならない。この状況がキャッシュ・ミスである。

第２図において、データ・レジスタ２１１からのデータ
がキャッシュ・メモリ２２０のバイト入力２２３に接続
されるものとする。特に、データ・レジスタ２２１のバ
イト“０”２５５がキャッシュ・メモリ２２０のバイト
“Ｏ”２２６のデータ入力ポート２２４へ接続されるも
のとする。同様に、データ・レジスタ２２１のバイト″
１”２２７はバイト“１”２２８のデータ入力ポート２
２９へ接続される。同様にして、バイト″２”２３０は
キャッシュ・メモリ２２０のバイト“２”２３３の入力
ポート２３１に接続され、またバイト“３”２３４はキ
ャッシュ・メモリ２２０のバイト“３”２４１の入力ポ
ート２３５に接続される。命令により生成される７１１
人≠６２３６は、キャッシュ・メモリ２２０によりいく
つかの部分２３７．２３８．２３９に分割される。語内
のバイト・アドレスを示す部分２３９は書込み制御ユニ
ット２４０に与えられる。アドレス２３６中でその上位
側に隣接する部分２３８はキャッシュ・メモリ２２０の
タグ部２４２にアクセスしてタグ２４８を読出するため
のインデクスである。このインデクスとして用いられる
部分２３８はまたバイト２２６．２２８．２３３．２４
１の各々へのアドレス２４３を指定するためにも用いら
れる。このアドレス２４３で指定されたバイトは書込み
イネーブル・パルスが与えられれば、書込みが行なねれ
る。

アドレス２３６の最上位の部分２３７は、アドレス２３
６から得られるタグ２４６である。このタグ２４６は、
キャッシュ・メモリ２２０のタグ部２４２から読出され
たタグ２４８とキャッシュ・メモリ２２０内のコンパレ
ータ２５０で比較される。もしこの比較の結果、２つの
タグ２４６と２４８が一致していることが示されると、
キャッシュ・ヒツトとなる。もしキャッシュ・ヒツトで
はなかったら、すなわち、キャッシュ・ミスであったら
、データの書込みは行なわれず、キャッシュ・メモリの
動作は終結される。ここで、メイン・メモリにデータの
アクセスが行なわれる（図示せず）。

キャッシュ・ヒツトが起った場合には、アドレス２３６
のうちのワード内のバイト位置を示す部分２３９を調べ
、また、手元の特定の講≠専動作と組合ねせて、上述の
ようにして先頭コピーなのかそれとも末尾コピーなのか
チェックする。これによりどのバイト２２６．２２８．
２３３．２４１へ書込みイネーブル２５６が送られるか
を決定する。このようにして、キャッシュ・メモリ中の
語の一部分への書込みがアドレス２３６の関数として行
なわれる。

キャッシュ・ミスが起った場合には、データがメイン・
メモリからフェッチされてキャッシュ・メモリ２２０の
中に置かれる。そして、２つ手前の段落で説明された全
°動作がリトライされる。今度は、キャッシュ・ヒツト
が起こることが保障されており、コンピュータは通常動
作を続ける。

〔発明の効果〕

以上説明したように本発明によれば、バイト列転送の最
初と最後の処理を簡単に行なうことができるので、単純
な命令体系でも高い実行効率を維持するのに有効である
。

【図面の簡単な説明】

第１図は、本発明の一実施例において与えられる命令の
フォーマットを示す図、第２図は本発明の一実施例中で
用いられるキャッシュ・メモリのブロック図である。 １４０　：　５ＴＢＹＳ命令； ２２０：キャッシュ・メモリ； ２２１：データ・レジスタ； ２３６：アドレス： ２４０書込み制御ユニット： ２４２：タグ部： ２５０：コンパレータ。

Claims (1)

【特許請求の範囲】
1. データレジスタと、メモリと、前記メモリのアドレスを
   指定する手段とを設け、前記データ・レジスタ中のデー
   タのうちで前記指定されたアドレスによって長さの定ま
   る部分を前記メモリにストアするデータストア方式。