JPH0769794B2

JPH0769794B2 - デ−タ・ストア方式

Info

Publication number: JPH0769794B2
Application number: JP61150608A
Authority: JP
Inventors: アレン・ジエイ・バウム; ウイリアム・アール・ブリグ
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1985-06-28
Filing date: 1986-06-26
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPS623337A; AU5916686A; EP0207666A2; DE3650006D1; US4739471A; CA1264861A; AU600442B2; EP0207666A3; EP0207666B1; CN86103694A; DE3650006T2; CN1009588B; KR870000642A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はバイト列転送を高速に行なうことができ、かつ
装置の構成を簡単にすることができるデータ・ストア方
式に関する。

〔従来技術およびその問題点〕マイクロプログラムを用いた従来のコンピュータにおい
ては、その制御ユニットは一般には自律的なリード・オ
ンリ・メモリを含んでいる。プログラムの各命令の実行
を始める毎に、制御ユニットは命令の命令コードから生
成されたリード・オンリ・メモリのアドレスを発生す
る。今処理されている命令を実行するためにコンピュー
タに制御信号を供給する一連のマイクロ命令語の先頭ア
ドレスを指定する。各命令は実際、その命令に対応する
マイクロルーチンへの転送を起こさせる。その結果得ら
れるステップ毎のコンピュータ動作は、極めて詳細なレ
ベルでのプログラムの実行に対応する。このような従来
のコンピュータにおいては、一般的にプログラム命令は
命令コードとオペランド、すなわち、演算されるべきデ
ータの位置に関する情報とを含む。これらのオペランド
は付加的な動作を指定する情報を含むこともある。この
プログラム命令の長さは、扱かうデータ量に従って相対
的に長くすることもできるし、あるいは、短くすること
もできる。命令コードは実行すべき動作を指示する。一
旦、命令コードの長さを定めると、ある固定組の相異な
る命令コードおよびそれらに関連したプログラム命令だ
けがあるようにできる。しかしながら、ある個数のビッ
トにより理論的に表わせる命令コードすなわち前記固定
組の命令コードの全てを、マイクロプログラム化された
リソースを備えたコンピュータのプログラム命令の特定
のために使用することはない。一般には、上述の固定組
の一部、すなわちサブセットのみしか使用されておら
ず、この結果、プログラミング効率の低下が生じてい
る。

更に従来のコンピュータにおいては、使用されるメモリ
が最大のハードウェア・コストを占めているため、ハー
ドウェア・スピードの向上およびハードウェアの最小化
のためにはそのメモリの使用効率の向上の達成が肝要で
ある。固定命令長コンピュータにおいては、夫々の命令
で実行すべき動作が簡単か複雑かに無関係に全ての命令
に対して同一のビット数を割当てる必要がある。このた
め、たとえば、多くのビットが簡単な動作を指定するた
めに浪費される一方では、命令語長によって命令の能力
が制限される局面においては複雑な動作を行なうために
多くの命令が浪費されている。従って、全てのアプリケ
ーションを最も効率的に実行できる命令セットを有する
コンピュータを設計することが望ましい。

従来のマイクロプログラム方式コンピュータの効率を向
上させるために最適化コンパイラの概念が採用され実現
された。ここで目指されたことは、（１）プログラム言
語を大きな仮想アドレス空間におけるマイクロ命令と同
様な複雑でない命令レベルまでコンパイルし、また、
（２）技術が許す限り、命令サイクル時間をできるだけ
短くすること、である。そのような最適化コンパイラを
有するコンピュータは、以前のものよりも少ない命令を
持つように設計される。これらの少ない命令は単純なも
のであり、１サイクル内で実行される。そのようなコン
ピュータは縮少命令セット・コンピュータ（reduced in
struction set computer,以下RISCと称する）と呼ばれ
ている。RISCにおける少数の命令セットの一部分であ
り、新規なやり方で効率を向上させる命令が本願で提示
される。

特に、コンピュータで行なわれる最も普通の動作のひと
つは、語あるいはバイトの列をメモリ中のあるアドレス
から他のアドレスへと転送することである。これは、頻
繁に行なわれる動作であるので、効率的に実行すること
が重要である。しかし、この動作の厳密な形態の多様
性、転送対象の長さやアドレスが固定であるか可変であ
るかという多様性、また、転送対象の長さやワード・ア
ラインメント等の多様性により、たとえこのような多様
性のうちの極く一部分のものしか実際には多少なりとも
頻繁に使用されないとしても、この動作を効率的に行な
う一様なメカニズムを見い出すのは困難である。

従来技術においては、ひとつのアプローチはソースから
デスティネーションへ何バイトかを転送するためのひと
つあるいは２つの命令を設けることである。しかし、こ
のような命令で使用できるオプションは非常に限定され
ている。また、オペランドの指定についても同様に限定
されている。指定されなければならないオプション、す
なわち、ソース、デスティネーションのアドレスおよび
長さ、の情報量が多いので、このような命令は非常に大
きなものになる。これらの命令は実行するのに何サイク
ルも必要としたり、また、制御のため雑多なマイクロコ
ードを必要とする。このような命令は実行時間が長いの
で、入出力割込みによりこれらの動作がロック・アウト
されるという問題がしばしば発生する。従って、これら
の動作は、更に、割込み可能および／または再開可能で
ある必要がある。このような必要性があることにより、
明らかに命令の複雑さが増す。

更に、実行時間が長いため、仮想記憶システムで用いら
れるときにも同様な問題がおこる。つまり、この場合に
は割込みのかわりにページ・フォルトの問題が起こる。
これらの問題を解消するための制御上の必要性より、ハ
ードウェアのコストおよび複雑性が増す。

要するに、たとえ最も頻繁に用いられるいくつかの形態
の動作だけ最適化するとしても、このような動作の最適
化を行なうと、データ・パスおよび制御が複雑化するこ
とは不可避である。そのかわりに、非ハードウェア的な
支援をこれらの問題の解決のために用いることもでき
る。しかし、このような状況では、命令動作は受け入れ
難い程に長くなってしまう。

〔発明の目的〕

本発明は上述した従来技術の問題点を解消し、多様な条
件下でバイト列等をハードウェアを複雑にしなくても、
効率的に転送することができるデータ・ストア方式を提
供することを目的とする。

〔発明の概要〕

本発明の好適な実施例によれば、上述した問題点を解消
するため、バイト列を転送するための基本命令が与えら
れる。この命令のオプションは基本的なものであるた
め、操作対象の長さや可変性の多様性に対応するために
は極く少数のバリエーションしか必要とされない。これ
らの動作を行なう命令はコード列中に埋め込まれる。従
ってコンパイラは、必要な動作を行なうために必要な正
に最小のシーケンスを生成し、また、オペランドの多く
をコンパイル時点で前以って計算しておくことができ
る。転送動作の最適化に必要とされる制御は、かくてハ
ードウェアではなく、コンパイラによって行なわれる。
これにより、上に列挙したようにな、ハードウェア面か
らの解決法に見られる問題を回避している。これら全て
の要因からの帰結として、この命令は１サイクル動作で
実現できる。言い換えれば、この命令の開始から、１サ
イクル以内に妨害やロック・アウトをおこすことなく別
の命令を開始することができる。

〔発明の実施例〕

本発明の実施例におけるバイト列転送動作はコード列に
よって実行される。従って入出力割込やページ・フォル
トを処理するための特別な制御は必要ない。バイト転送
を行なうこの基本命令には、他の命令のために既に必要
なもの以上のハードウェアは極くわずかしかいらない。
よって、本命令を用いることにより、最も頻繁に行なわ
れるバイト列転送動作について、従来のハードウェア支
援を受けた命令と同程度あるいはそれ以上の速度で実行
できる。

この基本命令の動作は、ソース・レジスタからメモリ
へ、デスティネーション側バイト列の語境界に対するア
ラインメント合わせに必要なバイトをストアする。この
ストア動作は、ソース・レジスタ中の語の中の１命令で
指示されたバイト・アドレス位置から始まりその語の末
尾バイトまでの部分をストアするか、あるいは、語の先
頭バイトから指示されたバイト・アドレスまでの部分を
ストアする。

他のストア命令でも見られるオプション、たとえばキャ
ッシュ制御、アドレス変更等は、この命令でも使用でき
る。この命令は、バイト転送動作のうちの最初と最後の
部分を取り扱う。しかし、ソース側バイト列とデスティ
ネーション側バイト列がアラインされていない場合には
（すなわち語のバイト長をｎ、ソース側バイト列とデス
ティネーション側バイト列の先頭アドレスを夫々As、Ad
とするとき、modnAsmodnAdの場合）、バイト列中の各語
について更にアラインメント合わせを行なう命令が必要
になる。これは具体的にはアラインメントのずれに応じ
たシフト動作であるが、以下に説明する本基本命令の動
作を理解すれば、この更にアラインメント合わせを行な
うための動作は当業者にとって明らかであろう。本基本
命令すなわちSTBYS（STore BYtes Short）命令は以下の
ようになっている。

アセンブラ表現で修飾子“,B"を付けることにより「先
頭」が指定されれば（これは命令中の先頭／末尾指示子
ａを０とすることによって指定される）、命令で指示さ
れるソース側の汎用レジスタ“t"の下位側の何バイトか
が、命令によって与えられる実効アドレスで指示される
バイト位置から始まるメモリにストアされる。

逆に、アセンブラ表現で修飾子、“,E"を付けることに
より「末尾」であることが指定されれば（これは命令中
の先頭／末尾指示子ａ＝１とすることによって指定され
る）、汎用レジスタ“t"の上位側の何バイトかを、メモ
リ中で実効アドレスで指示された語中にその最上位バイ
ト位置からストアする。このストア動作の対象となる最
後のバイト位置は実効アドレスで指示されるバイト位置
のひとつ手前である。従って、実効アドレスが語の最上
位バイトを指示している場合には上述のストアは全く行
なわれない。しかし、指示された語に対する記憶保護関
係のチェック動作は行なわれる。

「アドレス変更」が指定された場合は、変更結果のアド
レスは語境界にそろうように下位ビットがマスクされ
る。

本発明の実施例に基づくバイト列転送用の基本命令の一
例のSTBYS命令140のフォーマットおよび動作は以下のよ
うになっている。

STBYS命令はアセンブラでは以下のように表記される。

STBYS、ma、cc t、ｉ（ｓ、ｂ）また命令のフォーマットは第１図にも示すように、 03/b/t/s/a/1/cc/C/m/i、である。ここにおいて、 03は命令クラス“Index Mem"を指示する命令コード110
である。この命令コードは、命令コード拡張フィールド
C126とともにSTBYS命令140を表している。

ｂはアドレス・レジスタを指示する５ビットのフィール
ド112である。

ｔは、データ・レジスタを指示する５ビットのフィール
ド114である。

ｓは使用するアドレス空間番号が入っているスペース・
レジスタSRを指示する２ビットのスペース・レジスタ指
示フィールド116である。

ａは、アドレス変更を実効アドレス生成前に行なう（事
前変更）か後に行なう（事後変更）かを指示する１ビッ
トの指示子120であり、先頭／末尾指示子として使われ
る。

ccは、２ビットのキャッシュ制御ビット124である。

Ｃは４ビットの命令コード拡張フィールド126である。

ｍは、アドレス変更を行なうか否かを示す１ビットの指
示子128である。また、ｉは、５ビットの符号付き直接値フィールド130であ
る。

STBYS命令140は以下のように動作する。

1.48ビットの一時的な値“addr"は以下のようにして計
算される。

a.直接値フィールド130“i"の最下位ビットを取り去
る。この最下位ビットが実は符号ビットになっている。
“i"の残りの部分をこの符号ビットで左側に符号拡張す
ることにより32ビットの値“immediate"を計算する。こ
こでもし、アドレス変更および事後変更が指定されてい
たならば（つまり、指示子m128の値が１でかつ指示子a1
20の値が０であれば）、値０を“ind"に割当てる。さも
なければ、“immediate"を“ind"に割当てる。

b.次に、“ind"をアドレス・レジスタ“b"の内容に加
え、その結果を32ビット長の“offset"に割当てる。

c.もし、スペース・レジスタ指示フィールドs116が０で
あれば、アドレス・レジスタ“b"の最上位２ビット、す
なわちビット０およびビット１からなる２ビットの数に
４を加算して得られる数によりアドレス指定されるスペ
ース・レジスタの内容を16ビット長の“space"に割当て
る。スペース・レジスタ指示フィールドs116が０でなけ
れば、その値によってアドレス指定されるスペース・レ
ジスタの内容を16ビット長の“space"に割当てる。（つ
まり、スペース・レジスタは１番から７番まである。）
そして、 d.“space"と“offset"を“space"を上位として連結し
て得られる値を“addr"に割当てる。

2.第１サークルＴの間に以下の動作を行なう。

a.8×mod₄“addr"を“pos"に割当てる。

b.アドレス変更指示のための指示子m128が１の場合は、
アドレス・レジスタ“b"に（“b"＋“immediate"）＆
Ｘ′FFFFFFFCの値を割当てる。ここでＸ′は16進数を表
す記号、＋は加算、＆はビット毎の論理積を表わす。

c.また、仮想記憶変換がオン状態の場合、すなわちPSW
（Program Status Word）のＤビットが１の場合、であ
ってかつ事前変更／事後変更の指示のための指示子a120
が１である場合は、メモリ・ストアはデータ・レジスタ
“t"の最上位ビットすなわちビット０からビット“pos"
−１までを、“addr"で指示されるメモリ・ロケーショ
ンのビット０からビット“pos"−１までに書込むことに
よって行なわれる。また、上述の条件中の前者がそのま
まで、後者がａ＝０である場合には、メモリ・ストアは
データ・レジスタ“t"のビット“pos"から最下位である
ビット31までをロケーション“addr"のビット“pos"か
らビット31までにストアすることによって行なわれる。

d.仮想記憶変換が行なわれないようになっている場合、
すなわち、PSWのＤビットが０の場合は、ａ＝１であれ
ばメモリ・ストアはデータ・レジスタ“t"のビット０か
らビット“pos"−１までを、“addr"のビット16からビ
ット47（すなわち“addr"の下位32ビット）で指示され
るアドレスを持つ物理メモリのビット０からビット“po
s"−１へストアすることによって行なわれる。また、こ
の場合、ａ＝０であれば、メモリ・ストアはデータ・レ
ジスタ“t"のビット“pos"からビット31を“addr"のビ
ット16からビット47で指示されるアドレスを持つ物理メ
モリのビット“pos"からビット31までにストアすること
によって行なわれる。なおここでひとつ注意しておくこ
とは、c.,d.では、一見ビット単位でレジスタの読出し
／メモリへの書込みをやっているように見えるが、a.に
おける“pos"の値の作り方からわかるように、これらの
読出し／書込みは皆バイト単位で行なわれているのであ
る。

このSTBYS命令は、バイト列転送ルーチン中でバイト列
の先頭および末尾の処理に用いられる。バイト列中間部
分の転送は、ロード→（もし必要があればシフト）→ス
トアのくり返しによって行なわれることは明らかであろ
う。

上述のSTBYS命令では、バイト単位のメモリの書込み可
否の制御を行なっているので、メモリの書込み回路が複
雑化するようにも思われるが、たとえば、以下で説明す
るようなバイト単位の構成を持ったキャッシュ・メモリ
を備えたコンピュータにおいては、何ら問題にならな
い。

第２図は、本発明の実施例によるバイト列転送用の命令
を実行するためのコンピュータ中のシステムの一部分と
してのキャッシュ・メモリを示す。

そもそもキャッシュ・メモリとは、基本的には、メイン
・メモリ中にある情報のうちの限られた量をストアする
高速のバッファである。キャッシュ・メモリは通常はコ
ンピュータの処理ユニットに近接した領域内にあり、す
ばやくアクセスされることができるようになっている。
キャッシュ・メモリはメイン・メモリよりもかなり小さ
く、そのため、コンピュータに関するデータの極くわず
かの部分しか保持していない。処理ユニットが、メイン
・メモリに対して指令を発する都度、キャッシュ・メモ
リをチェックして今参照されているデータは実際、キャ
ッシュ・メモリ中に存在するか否か確かめる。このチェ
ックは、アドレス内のタグと呼ばれる部分をキャッシュ
・メモリ中のタグ部分と比較することにより行なわれ
る。もし両者が一致すれば、参照されているデータは実
際にキヤッシュ中に存在する。これがキャッシュ・ヒッ
トである。もし、アドレスのタグ部分がキャッシュ・メ
モリ中のタグと一致しなければ、参照されているデータ
はキャッシュ・メモリ中には存在しない。この場合はこ
の参照はメイン・メモリに対して行なわれなければなら
ない。この状況がキャッシュ・ミスである。

第２図において、データ・レジスタ211からのデータが
キャッシュ・メモリ220のバイト入力223に接続されるも
のとする。特に、データ・レジスタ221のバイト“0"255
がキャッシュ・メモリ220のバイト“0"226のデータ入力
ポート224へ接続されるものとする。同様に、データ・
レジスタ221のバイト“1"227はバイト“1"228のデータ
入力ポート229へ接続される。同様にして、バイト“2"2
30はキャッシュ・メモリ220のバイト“2"233の入力ポー
ト231に接続され、またバイト“3"234はキャッシュ・メ
モリ220のバイト“3"241の入力ポート235に接続され
る。命令により生成されるアドレス236は、キャッシュ
・メモリ220によりいくつかの部分237、238、239に分解
される。語内のバイト・アドレスを示す部分239は書込
み制御ユニット240に与えられる。アドレス236中でその
上位側に隣接する部分238はキャッシュ・メモリ220のタ
グ部242にアクセスしてタグ248を読出するためのインデ
クスである。このインデクスとして用いられる部分238
はまたバイト226、228、233、241の各々へのアドレス24
3を指定するためにも用いられる。このアドレス243で固
定されたバイトは書込みイネーブル・パルスが与えられ
れば、書込みが行なわれる。アドレス236の最上位の部
分237は、アドレス236から得られるタグ246である。こ
のタグ246は、キャッシュ・メモリ220のタグ部242から
読出されたタグ248とキャッシュ・メモリ220内のコンパ
レータ250で比較される。もしこの比較の結果、２つの
タグ246と248が一致していることが示されると、キャッ
シュ・ヒットとなる。もしキャッシュ・ヒットではなか
ったら、すなわち、キャッシュ・ミスであったら、デー
タの書込みは行なわれず、キャッシュ・メモリの動作は
終結される。ここで，メイン・メモリにデータのアクセ
スが行なわれる（図示せず）。

キャッシュ・ヒットが起った場合には、アドレス236の
うちのワード内のバイト位置を示す部分239を調べ、ま
た、手元の特定の動作と組合わせて、上述のようにして
先頭コピーなのかそれとも末尾コピーなのかチェックす
る。これによりどのバイト226、228、233、241へ書込み
イネーブル256が送られるかを決定する。このようなに
して、キャッシュ・メモリ中の語の一部分への書込みが
アドレス236の関数として行なわれる。

キャッシュ・ミスが起った場合には、データがメイン・
メモリからフェッチされてキャッシュ・メモリ220の中
に置かれる。そして、２つ手前の段落で説明された全動
作がリトライされる。今度は、キャッシュ・ヒットが起
こることが保障されており、コンピュータは通常動作を
続ける。

〔発明の効果〕

以上説明したように本発明によれば、バイト列転送の最
初と最後の処理を簡単に行なうことができるので、単純
な命令体系でも高い実行効率を維持するのに有効であ
る。

【図面の簡単な説明】

第１図は、本発明の一実施例において与えられる命令の
フォーマットを示す図，第２図は本発明の一実施例中で
用いられるキャッシュ・メモリのブロック図である。14
0:STBYS命令； 220:キャッシュ・メモリ； 221:データ・レジスタ； 236:アドレス； 240書込み制御ユニット； 242:タグ部； 250:コンパレータ。

Claims

【特許請求の範囲】

【請求項１】アドレス・レジスタを指定するアドレス・
レジスタ・フィールドと、データ・レジスタを指定する
データ・レジスタ・フィールドを有する命令を使用する
情報処理装置のデータ・ストア・方式において、前記データ・レジスタの上位側を選択するか下位側を選
択するかを指定する上位／下位選択フィールドを設け、前記アドレス・レジスタの内容に応答して前記データ・
レジスタ中の境界位置を定め、前記上位／下位選択フィ
ールドの内容に応答して前記境界の上位側あるいは下位
側をメモリに移動すべき部分として選択する選択手段
と、前記選択された部分を前記アドレス・レジスタで指定さ
れる前記メモリ・ロケーションに移動させる移動手段を設けたことを特徴とするデータ・ストア方式。
【請求項２】前記命令は変更フィールドを有し、前記変
更フィールドに応答して前記アドレス・レジスタの内容
を書き換える変更手段を設けたことを特徴とする特許請
求の範囲第１項記載のデータ・ストア方式。
【請求項３】前記命令は、前記変更手段が前記アドレス
・レジスタの内容の書き換えに当たって使用するディス
プレースメントが入るディスプレースメント・フィール
ドを有することを特徴とする特許請求の範囲第２項記載
のデータ・ストア方式。