JPS6232640A - 半導体集積回路 - Google Patents
半導体集積回路Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
レベルシフト回路のレベルシフト量を微細Ｃ１１ｆｆし
て正確に制御するため、レベルシフト用ダイオードを混
晶よりなる化合物半導体で形成し、混晶比を変えてダイ
オードのビルトイン電圧（順方向立ち上がり電圧）Ｖｂ
ｔを制御してレベルシフト量を連続的に可変にした。
て正確に制御するため、レベルシフト用ダイオードを混
晶よりなる化合物半導体で形成し、混晶比を変えてダイ
オードのビルトイン電圧（順方向立ち上がり電圧）Ｖｂ
ｔを制御してレベルシフト量を連続的に可変にした。
本発明はレベルシフト量を連続的に、かつ正確に制御で
きるレベルシフト回路を含む半導体集積回路に関する。
きるレベルシフト回路を含む半導体集積回路に関する。
レベルシフト回路を含む半導体集積回路として。
例えばノーマリオン（Ｎｏｒｍａｌｌｙ ０Ｎ）ＦＥＴ
（デプレション型ＰＥＴ）によるフィードバック増幅
器を形成するとき、レベルシフト段のレベルシフト量が
増幅器の動作点を決めるため、レベルシフト量を正確に
制御することが重要である。
（デプレション型ＰＥＴ）によるフィードバック増幅
器を形成するとき、レベルシフト段のレベルシフト量が
増幅器の動作点を決めるため、レベルシフト量を正確に
制御することが重要である。
また、論理レベルの異なる回路、例えばＤＣＰＬ（Ｄｉ
ｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）
、とＢＦＬ（Ｂｕｆｆｅｒｅｄ ＦＥＴＬｏｇｉｃ）
を結合した半導体集積回路に、あるいはメモリ集積回路
のトランスファーゲート入力での低レベルの余裕を持た
せるためにレベルシフト回路が必要となり、これらの場
合もレベルシフト量を正確に制御することが要求される
。
ｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）
、とＢＦＬ（Ｂｕｆｆｅｒｅｄ ＦＥＴＬｏｇｉｃ）
を結合した半導体集積回路に、あるいはメモリ集積回路
のトランスファーゲート入力での低レベルの余裕を持た
せるためにレベルシフト回路が必要となり、これらの場
合もレベルシフト量を正確に制御することが要求される
。
第２図（１１〜（４）はそれぞれ従来例による、レベル
シフト量の調節可能なレベルシフト回路の回路図例であ
る。
シフト量の調節可能なレベルシフト回路の回路図例であ
る。
Ｑｌはレベルシフト回路の入力ＦＥＴ 、 Ｄはレベル
シフト用ショットキバリアダイオード、Ｒｔｓはレベル
シフト用抵抗、Ｑｚはゲートとソース間を短絡した定電
流用ＰＥＴであり、これらが電源■ＤＤとＶＳＳ間に直
列に接続されて、レベルシフト回路を構成する。
シフト用ショットキバリアダイオード、Ｒｔｓはレベル
シフト用抵抗、Ｑｚはゲートとソース間を短絡した定電
流用ＰＥＴであり、これらが電源■ＤＤとＶＳＳ間に直
列に接続されて、レベルシフト回路を構成する。
ＩＮはレベルシフト回路の入力端子、ＯＵＴはレベルシ
フト回路の出力端子である。
フト回路の出力端子である。
第２図（１）において、出力端子ＯＵＴのレベルは入力
ＦＥＴ Ｑ、のソースのレベルより、入力ＦＥＴ Ｑｌ
のソースフォロアに接続されたダイオードＤのビルトイ
ン電圧Ｖ ｂ ｉだけシフトする。
ＦＥＴ Ｑ、のソースのレベルより、入力ＦＥＴ Ｑｌ
のソースフォロアに接続されたダイオードＤのビルトイ
ン電圧Ｖ ｂ ｉだけシフトする。
ダイオードＤがガリウム砒素（ＧａＡｓ）のショットキ
バリアダイオードである場合は、Ｖｂｉ＃０．７Ｖでレ
ベルシフト量は固定される。
バリアダイオードである場合は、Ｖｂｉ＃０．７Ｖでレ
ベルシフト量は固定される。
この場合は、レベルシフトｔの変化はダイオードの数を
変えて行うため、ダイオードのビルトイン電圧Ｖ ｂ
ｉごとの段階的な変化であり、レベルシフト量の微細調
節を行うことはできなかった。
変えて行うため、ダイオードのビルトイン電圧Ｖ ｂ
ｉごとの段階的な変化であり、レベルシフト量の微細調
節を行うことはできなかった。
第２′図（２）において、入力ＰＥＴ Ｑ、のゲート幅
Ｗ９゜を定電流用ＦＥＴ Ｑ、のゲート幅Ｗ９□より小
さくする。
Ｗ９゜を定電流用ＦＥＴ Ｑ、のゲート幅Ｗ９□より小
さくする。
このようにすると、定電流用ＦＥＴ Ｑｚにより定まる
同一電流をレベルシフト回路に流すためには、人力ＦＥ
Ｔ ＱＩのゲートをより正にバイアスしなければならず
、かつ入力端子ＩＮの電位は固定されているため、入力
ｐＥＴ ＱＩのソースは負側にシフトしなければならな
い。
同一電流をレベルシフト回路に流すためには、人力ＦＥ
Ｔ ＱＩのゲートをより正にバイアスしなければならず
、かつ入力端子ＩＮの電位は固定されているため、入力
ｐＥＴ ＱＩのソースは負側にシフトしなければならな
い。
この場合は、Ｗｇｌをあまり小さくすると、入力ＰＥＴ
Ｑ、に過大なゲート電流が流れ、入力ＦＥＴ Ｑ、を
破壊することがある。
Ｑ、に過大なゲート電流が流れ、入力ＦＥＴ Ｑ、を
破壊することがある。
また、ＦＥＴのしきい値電圧Ｖｔｈの変動によりレベル
シフト量が変わってしまう。
シフト量が変わってしまう。
第２図（３）において、入力ＦＥＴ Ｑ、のＶいをオフ
側に、定電流用ＦＥＴ Ｑｚの■いをオン側に形成する
。
側に、定電流用ＦＥＴ Ｑｚの■いをオン側に形成する
。
このようにすると、第２図（２）に場合と同様に定電流
用ＦＥＴ Ｑ、により定まる同一電流をレベルシフト回
路に流すためには、入力ＦＥＴ ＱＩのゲートをより正
にバイアスしなければならず、かつ入力端子ＩＮの電位
は固定されているため、入力ＰＥＴ Ｑ、のソースは負
側にシフトしなければならない。
用ＦＥＴ Ｑ、により定まる同一電流をレベルシフト回
路に流すためには、入力ＦＥＴ ＱＩのゲートをより正
にバイアスしなければならず、かつ入力端子ＩＮの電位
は固定されているため、入力ＰＥＴ Ｑ、のソースは負
側にシフトしなければならない。
この場合は、Ｖいの変動によりレベルシフト量が変わっ
てしまう。
てしまう。
第２図（４）において、レベルシフト用抵抗１’ｌＬｓ
によりレベルシフト量を制御できるが、出力インピーダ
ンスが高く、周波数応答が悪い。
によりレベルシフト量を制御できるが、出力インピーダ
ンスが高く、周波数応答が悪い。
以上の従来の諸例は、周波数特性を落とさないで、レベ
ルシフ＋−ｔを微細に、且つ正確に制御することは困難
であった。
ルシフ＋−ｔを微細に、且つ正確に制御することは困難
であった。
また、■いによるレベルシフト量の変動も無視できなか
った。
った。
上記問題点の解決は、ゲートを入力端子とし、ドレイン
に第１の電源電圧（■。。）を印加する第１のトランジ
スタ（Ｑ Ｉ）と、 ドレインを出力端子とし、ソースに第２の電源電圧（Ｖ
ｓｓ）を印加する第２のトランジスタ（Ｑｚ）と、 該第１のトランジスタ（ＱＩ）のソースと該第２のトラ
ンジスタ（Ｑｚ）のドレイン間に接続された１個以上の
ダイオード（Ｄ） とよりなり、該ダイオード（Ｄ）
を混晶よりなる半導体で形成し、混晶比を変化させてビ
ルトイン電圧（Ｖｂ＝）ヲ制御したレベルシフト回路 を含む本発明による半導体集積回路により達成される。
に第１の電源電圧（■。。）を印加する第１のトランジ
スタ（Ｑ Ｉ）と、 ドレインを出力端子とし、ソースに第２の電源電圧（Ｖ
ｓｓ）を印加する第２のトランジスタ（Ｑｚ）と、 該第１のトランジスタ（ＱＩ）のソースと該第２のトラ
ンジスタ（Ｑｚ）のドレイン間に接続された１個以上の
ダイオード（Ｄ） とよりなり、該ダイオード（Ｄ）
を混晶よりなる半導体で形成し、混晶比を変化させてビ
ルトイン電圧（Ｖｂ＝）ヲ制御したレベルシフト回路 を含む本発明による半導体集積回路により達成される。
第１のトランジスタとしての入力ＦＥＴ Ｑ、に、レベ
ルシフト用ダイオードＤと、第２のトランジスタとして
の定電流用ＦＥＴ Ｑ２とをソースフォロアに接続して
なるレベルシフト回路において、レベルシフト用ダイオ
ードＤを混晶よりなる化合物半導体で形成し、混晶比を
変えることにより禁制帯幅を変え、従ってビルトイン電
圧Ｖ ｂ ｉを変える。
ルシフト用ダイオードＤと、第２のトランジスタとして
の定電流用ＦＥＴ Ｑ２とをソースフォロアに接続して
なるレベルシフト回路において、レベルシフト用ダイオ
ードＤを混晶よりなる化合物半導体で形成し、混晶比を
変えることにより禁制帯幅を変え、従ってビルトイン電
圧Ｖ ｂ ｉを変える。
例えば、ＧａＡｓ基板に回路を形成し、レベルシフト用
ダイオードＤを形成する部分に、インジウム（Ｉｎ）イ
オンを注入して混晶よりなる化合物半導体Ｉｎ ｘＧａ
＋−ＸＡｓ （０≦Ｘ≦０．ｘは混晶比）とし、ここに
ショットキバリアダイオードＤを形成する１第４図はビ
ルトイン電圧Ｖ６、と混晶比Ｘの関係を示す図である。
ダイオードＤを形成する部分に、インジウム（Ｉｎ）イ
オンを注入して混晶よりなる化合物半導体Ｉｎ ｘＧａ
＋−ＸＡｓ （０≦Ｘ≦０．ｘは混晶比）とし、ここに
ショットキバリアダイオードＤを形成する１第４図はビ
ルトイン電圧Ｖ６、と混晶比Ｘの関係を示す図である。
図示のように、Ｉｎの注入量（混晶比Ｘ）を制御してダ
イオードＤのビルトイン電圧ｖｂ、を微細に３周節する
ことができる。
イオードＤのビルトイン電圧ｖｂ、を微細に３周節する
ことができる。
以上により、レベルシフトＩの微細調節が可能となる。
第１図は本発明による、ｌノベルシフトｌの調節可能な
レベルシフト回路の回路図である。
レベルシフト回路の回路図である。
０１はレベルシフト回路の入力ＦＥＴ 、 Ｄは混晶に
形成されたレベルシフト用ショットキバリアダイオード
、Ｑ２はゲートとソース間を短絡した定電流用ＦＥＴで
あり、これらが電源■ゎ、とＶＳＳ間に直列に接続され
て、レベルシフト回路を構成する。
形成されたレベルシフト用ショットキバリアダイオード
、Ｑ２はゲートとソース間を短絡した定電流用ＦＥＴで
あり、これらが電源■ゎ、とＶＳＳ間に直列に接続され
て、レベルシフト回路を構成する。
ＩＮはレベルシフト回路の入力端子、０［ＩＴはレベル
シフト回路の出力端子である。
シフト回路の出力端子である。
この場合は第２図（１）と同様に、出力端子ＯＵＴのレ
ヘルは入力ＦＥＴ Ｑ、のソースのレヘルよす、人力、
ＦＥＴ（１，のソースフォロアに接続されたダイ
オードＤのビルトイン電圧Ｖ ｂ ｉだけシフトする。
ヘルは入力ＦＥＴ Ｑ、のソースのレヘルよす、人力、
ＦＥＴ（１，のソースフォロアに接続されたダイ
オードＤのビルトイン電圧Ｖ ｂ ｉだけシフトする。
例えば、ＧａＡｓ基板に回路を形成し、レベルシフト用
ダイオ−トロを形成する部分に、Ｉｎイオンを注入して
混晶Ｉｎ 、Ｇａ、□Ａｓとし、ここにショットキバリ
アダイオードＤを形成する。
ダイオ−トロを形成する部分に、Ｉｎイオンを注入して
混晶Ｉｎ 、Ｇａ、□Ａｓとし、ここにショットキバリ
アダイオードＤを形成する。
この場合、Ｉｎの注入量（混晶比Ｘ）を制御してダイオ
ードＤのビルトイン電圧■５いすなわちレベルシフトｉ
ｔを微細に、調節することができる。
ードＤのビルトイン電圧■５いすなわちレベルシフトｉ
ｔを微細に、調節することができる。
つぎに、本発明による半導体集積回路の１例を説明する
。
。
第３図は本発明による、レベルシフト量の調節可能なレ
ベルシフト回路を含むフィードバック増幅器の回路図で
ある。
ベルシフト回路を含むフィードバック増幅器の回路図で
ある。
貼はレベルシフト段の入力ＦＥＴ 、、Ｄはレベルシフ
ト用ショットキバリアダイオード、Ｑ２はゲート・ソー
ス間を短絡した定電流用ＦＥＴであり、これらが電源Ｖ
ＤＤ （＋６Ｖ）とＶ。（−６Ｖ）間に直列に接続され
て、レベルシフト段を構成する。
ト用ショットキバリアダイオード、Ｑ２はゲート・ソー
ス間を短絡した定電流用ＦＥＴであり、これらが電源Ｖ
ＤＤ （＋６Ｖ）とＶ。（−６Ｖ）間に直列に接続され
て、レベルシフト段を構成する。
Ｑ３はゲートとソース間を短絡した負荷ＦＥＴ 、 Ｑ
ａは駆動ＦＥＴであり、これらが電源Ｖ、と接地間に直
列に接続されて、インバータ段を構成する。
ａは駆動ＦＥＴであり、これらが電源Ｖ、と接地間に直
列に接続されて、インバータ段を構成する。
インバータ段においては、信号は増幅器の入力端子より
入力され、ＰＥＴ Ｑ４のドレインより出力される。
入力され、ＰＥＴ Ｑ４のドレインより出力される。
レベルシフト段においては、信号はレベルシフト段の入
力ＰＥＴ Ｑ＋のゲートに入力され、定電流用ＦＥＴ
Ｑ２のドレインに接続された増幅器の出力端子より出力
される。
力ＰＥＴ Ｑ＋のゲートに入力され、定電流用ＦＥＴ
Ｑ２のドレインに接続された増幅器の出力端子より出力
される。
また、信号は出力端子より、抵抗Ｒを経由して入力端子
にフィ°−ドパツクされる。
にフィ°−ドパツクされる。
以上の構成にして、レベルシフト用ダイオードＤのビル
トイン電圧Ｖｂｉ、すなわちレベルシフト量を微細に調
節して、最適動作点で増幅器を動作させることができる
。
トイン電圧Ｖｂｉ、すなわちレベルシフト量を微細に調
節して、最適動作点で増幅器を動作させることができる
。
第５図は本発明によるレベルシフト回路の断面図である
。
。
図は第１図の回路に相当する断面図である。
図において、１は半絶縁性ＧａＡｓ（Ｓｌ−ＧａＡｓ）
５板、２はｎ型ＧａＡｓ （ｎ−ＧａＡｓ）層である
。
５板、２はｎ型ＧａＡｓ （ｎ−ＧａＡｓ）層である
。
３はＩｎ注入層、４は珪素（Ｓｉ）をドープしたｎ゛層
、５はショットキメタルで例えばチタンシリサイド（Ｔ
ｉＳｉ）層、６はオーミックメタルで金／金ゲルマニウ
ム（Ａｕ／Ａｕ−Ｇｅ）Ｎである。
、５はショットキメタルで例えばチタンシリサイド（Ｔ
ｉＳｉ）層、６はオーミックメタルで金／金ゲルマニウ
ム（Ａｕ／Ａｕ−Ｇｅ）Ｎである。
以上の構造を有するショットキダイオードはレベルシフ
ト用ダイオードＤとして用いられ、Ｉｎ注入層３のＩｎ
注入量を制御して所定のビルトイン電圧Ｖ１．Ｈを得る
ようにする。
ト用ダイオードＤとして用いられ、Ｉｎ注入層３のＩｎ
注入量を制御して所定のビルトイン電圧Ｖ１．Ｈを得る
ようにする。
ここで、ｎ゛層４、ショットキメタルにＴｉＳｉ層５を
用いることによりセルファラインで形成できる。
用いることによりセルファラインで形成できる。
ｎ″層７８をドレイン、ソース領域とし、９をゲート電
極、１０．１１をドレイン、ソース電極としてトランジ
スタＱ、が形成される。
極、１０．１１をドレイン、ソース電極としてトランジ
スタＱ、が形成される。
ｎ′層６．１２をドレイン、ソース領域とし、１３をゲ
ート電極、６．１４をドレイン、ソース電極としてトラ
ンジスタＱ２が形成される。
ート電極、６．１４をドレイン、ソース電極としてトラ
ンジスタＱ２が形成される。
以上詳細に説明したように本発明によるレベルシフト回
路を含む半導体集積回路においては、レベルシフト用ダ
イオードＤの混晶比を変化させてビルトイン電圧Ｖ６４
を微細に調節することにより、レベルシフト量の制御を
連続的に、かつ正確に行うことができる。
路を含む半導体集積回路においては、レベルシフト用ダ
イオードＤの混晶比を変化させてビルトイン電圧Ｖ６４
を微細に調節することにより、レベルシフト量の制御を
連続的に、かつ正確に行うことができる。
第１図は本発明による、レベルシフト量の調節可能なレ
ベルシフト回路の回路図、 第２図（１１〜（４）はそれぞれ従来例による、しさル
シフ）ｆｆｌの調節可能なレベルシフト回路の回路図例
、 第３図は本発明による、レベルシフト量の調節可能なレ
ベルシフト回路を含むフィードバック増幅器の回路図、 第４図はビルトイン電圧Ｖ ６ ｉと混晶比Ｘの関係を
示す図、 第５図は本発明によるレベルシフト回路の断面図である
。 図において、 Ｑｌはレベルシフト回路の入力ＦＥＴ、Ｄはレベルシフ
ト用ダイオード、 Ｑ２はレベルシフト回路の定電流用ＦＥＴ 。 口３はインバータの負荷ＦＥＴ 。 Ｑ４はインバータの九区動ＦＥＴ 。 Ｒはフィードバック抵抗、 ＲＬ３はレベルシフト用抵抗、 ＩＮはレベルシフト回路の入力端子、 ０［ＩＴはレベルシフト回路の出力端子、Ｖｌｌｔｌ、
ＶＳＳは電源電圧 木尾ＦＪＦ！Ｉｌ／’ルムルンフトロ繁く口高 １１週 （＋） （２） （’３）
（４）往来イゲＡのレベルシつ） ＋
Ｂ 烙”ａ第２図 （Ｇｏ＾５） χ （’ｈＡｓ）”ｈｎｘ
（ｘｃＬ＋−ｘＡｓ／）ｌ ｌ： 女＝ｔ１’）Ｖｂｉ
のｒ４ｉ′ｌｉ第４目
ベルシフト回路の回路図、 第２図（１１〜（４）はそれぞれ従来例による、しさル
シフ）ｆｆｌの調節可能なレベルシフト回路の回路図例
、 第３図は本発明による、レベルシフト量の調節可能なレ
ベルシフト回路を含むフィードバック増幅器の回路図、 第４図はビルトイン電圧Ｖ ６ ｉと混晶比Ｘの関係を
示す図、 第５図は本発明によるレベルシフト回路の断面図である
。 図において、 Ｑｌはレベルシフト回路の入力ＦＥＴ、Ｄはレベルシフ
ト用ダイオード、 Ｑ２はレベルシフト回路の定電流用ＦＥＴ 。 口３はインバータの負荷ＦＥＴ 。 Ｑ４はインバータの九区動ＦＥＴ 。 Ｒはフィードバック抵抗、 ＲＬ３はレベルシフト用抵抗、 ＩＮはレベルシフト回路の入力端子、 ０［ＩＴはレベルシフト回路の出力端子、Ｖｌｌｔｌ、
ＶＳＳは電源電圧 木尾ＦＪＦ！Ｉｌ／’ルムルンフトロ繁く口高 １１週 （＋） （２） （’３）
（４）往来イゲＡのレベルシつ） ＋
Ｂ 烙”ａ第２図 （Ｇｏ＾５） χ （’ｈＡｓ）”ｈｎｘ
（ｘｃＬ＋−ｘＡｓ／）ｌ ｌ： 女＝ｔ１’）Ｖｂｉ
のｒ４ｉ′ｌｉ第４目
Claims (1)
- 【特許請求の範囲】 ゲートを入力端子とし、ドレインに第１の電源電圧（Ｖ
＿Ｄ＿Ｄ）を印加する第１のトランジスタ（Ｑ＿１）と
、 ドレインを出力端子とし、ソースに第２の電源電圧（Ｖ
＿Ｓ＿Ｓ）を印加する第２のトランジスタ（Ｑ＿２）と
、 該第１のトランジスタ（Ｑ＿１）のソースと該第２のト
ランジスタ（Ｑ＿２）のドレイン間に接続された１個以
上のダイオード（Ｄ）とよりなり、 該ダイオード（Ｄ）を混晶よりなる半導体で形成し、混
晶比を変化させてビルトイン電圧（Ｖ＿ｂ＿ｉ）を制御
したレベルシフト回路 を含むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172101A JPS6232640A (ja) | 1985-08-05 | 1985-08-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172101A JPS6232640A (ja) | 1985-08-05 | 1985-08-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232640A true JPS6232640A (ja) | 1987-02-12 |
Family
ID=15935559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172101A Pending JPS6232640A (ja) | 1985-08-05 | 1985-08-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232640A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6471218A (en) * | 1987-05-19 | 1989-03-16 | Gazelle Microcircuits Inc | Input buffer circuit and input level shift circuit |
| WO2013118521A1 (ja) * | 2012-02-07 | 2013-08-15 | 株式会社村田製作所 | レベル変換回路、およびレベル変換機能付き論理回路 |
-
1985
- 1985-08-05 JP JP60172101A patent/JPS6232640A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6471218A (en) * | 1987-05-19 | 1989-03-16 | Gazelle Microcircuits Inc | Input buffer circuit and input level shift circuit |
| WO2013118521A1 (ja) * | 2012-02-07 | 2013-08-15 | 株式会社村田製作所 | レベル変換回路、およびレベル変換機能付き論理回路 |
| US9191005B2 (en) | 2012-02-07 | 2015-11-17 | Murata Manufacturing Co., Ltd. | Level conversion circuit and level-conversion-function-equipped logic circuit |
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