JPS6231434B2 - - Google Patents
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- Publication number
- JPS6231434B2 JPS6231434B2 JP12387982A JP12387982A JPS6231434B2 JP S6231434 B2 JPS6231434 B2 JP S6231434B2 JP 12387982 A JP12387982 A JP 12387982A JP 12387982 A JP12387982 A JP 12387982A JP S6231434 B2 JPS6231434 B2 JP S6231434B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pnpn
- reading
- writing
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 6
- 230000007257 malfunction Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/06—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using diode elements
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は、書込み回路をPNPN回路にて構成
し、特に書込み時と読み出し時に各々別電源を用
いるプログラマブルモノリシツク集積回路に関す
る。
し、特に書込み時と読み出し時に各々別電源を用
いるプログラマブルモノリシツク集積回路に関す
る。
従来、書込み回路をPNPN回路で構成するプロ
グラム可能なモノリシツク集積回路例えば、読み
出し専用メモリ（Ｐ−ROM）やフイールド・プ
ログラマブル・ロジツクアレイ（FPLA）は、複
数個のPNPN回路の最初のPN接合のＮ領域を共
有する事ができ、かつ書込み端子より書込み電流
を流した時最初のPN接合がONする様に書込み装
置（プログラマ）のクランプ電圧より小さい電圧
にクランプする電圧クランプ回路（以下トリガ回
路）を最初のPN接合のＮ領域に接続する必要が
あるが、そのＮ領域は、共有しているのでPNPN
回路毎にトリガ回路を設ける必要がなく、書込み
回路をPNPN回路で構成できる為、広く実用化さ
れている。又、書込み時と読み出し時の電源を別
にする事は、特別なコントロール回路を必要とせ
ず有用である。
グラム可能なモノリシツク集積回路例えば、読み
出し専用メモリ（Ｐ−ROM）やフイールド・プ
ログラマブル・ロジツクアレイ（FPLA）は、複
数個のPNPN回路の最初のPN接合のＮ領域を共
有する事ができ、かつ書込み端子より書込み電流
を流した時最初のPN接合がONする様に書込み装
置（プログラマ）のクランプ電圧より小さい電圧
にクランプする電圧クランプ回路（以下トリガ回
路）を最初のPN接合のＮ領域に接続する必要が
あるが、そのＮ領域は、共有しているのでPNPN
回路毎にトリガ回路を設ける必要がなく、書込み
回路をPNPN回路で構成できる為、広く実用化さ
れている。又、書込み時と読み出し時の電源を別
にする事は、特別なコントロール回路を必要とせ
ず有用である。
第１図は、二電源（Vcc……読み出し用、
Vccp……書込み用）を備え、書込み回路をPNPN
回路で構成した接合破壊型ｎ×ｋビツト×１ワー
ドの読み出し専用メモリ（Ｐ−ROM）の一回路
ブロツク例である。
Vccp……書込み用）を備え、書込み回路をPNPN
回路で構成した接合破壊型ｎ×ｋビツト×１ワー
ドの読み出し専用メモリ（Ｐ−ROM）の一回路
ブロツク例である。
ｎ×ｋ個のメモリセルによるメモリセルアレイ
Ckn（ｎ＝１……ｎ、ｋ＝１……ｋ）とPNPトラ
ンジスタQnとNPNトランジスタQn′（ｎ＝１…
…ｎ）によつて構成されるPNPN回路（PNPN−
ｎ）とこれを選択する為のデコーダ回路６とトリ
ガ回路７で構成されるPNPN回路群１と書込み時
にＸ線を選択する為のX′デコーダ２と読み出し
時にＸ線を選択するＸデコーダ３と読み出し時Ｙ
線を選択する為のＹデコーダ４と出力回路５より
構成される。一般に端子数を節約する為に書込み
端子（ここでは出力端子）と共用している。まず
書込み動作時には、VccをGND（又はフローテイ
ング）にし読み出し用回路を非活性化し、Vccp
を印加し、書込み用回路を活性化する。
Ckn（ｎ＝１……ｎ、ｋ＝１……ｋ）とPNPトラ
ンジスタQnとNPNトランジスタQn′（ｎ＝１…
…ｎ）によつて構成されるPNPN回路（PNPN−
ｎ）とこれを選択する為のデコーダ回路６とトリ
ガ回路７で構成されるPNPN回路群１と書込み時
にＸ線を選択する為のX′デコーダ２と読み出し
時にＸ線を選択するＸデコーダ３と読み出し時Ｙ
線を選択する為のＹデコーダ４と出力回路５より
構成される。一般に端子数を節約する為に書込み
端子（ここでは出力端子）と共用している。まず
書込み動作時には、VccをGND（又はフローテイ
ング）にし読み出し用回路を非活性化し、Vccp
を印加し、書込み用回路を活性化する。
入力によりX′デコーダにより任意のＸ線が選
択され、デコーダ５により書込むべきＹ線が選択
される。例えばC11に書込みを行う時Ｘ線X1が低
レベル他のＸ線は低レベルとなり、Q1Q1′よりな
るPNPN回路（PNPN1）がデコーダ６により活性
化が可能な状態となり他のPNPN回路は、非活性
化されている。これでC11が選択され、出力端子
より書込み電流が流れるとQ1のPN接合を介して
トリガ回路７の電位が上昇し、ある電位以上にな
るとトリガ回路がONしQ1のエミツタ・ベース間
に電流が流れるとその電流のhfeQ1倍だけNPNト
ランジスタのベースに電流が流れNPNトランジ
スタがONしてPNPN回路PNPN−１が活性化して
セルC11に電流が流れ、接合破壊により正常な書
込みが行われる。
択され、デコーダ５により書込むべきＹ線が選択
される。例えばC11に書込みを行う時Ｘ線X1が低
レベル他のＸ線は低レベルとなり、Q1Q1′よりな
るPNPN回路（PNPN1）がデコーダ６により活性
化が可能な状態となり他のPNPN回路は、非活性
化されている。これでC11が選択され、出力端子
より書込み電流が流れるとQ1のPN接合を介して
トリガ回路７の電位が上昇し、ある電位以上にな
るとトリガ回路がONしQ1のエミツタ・ベース間
に電流が流れるとその電流のhfeQ1倍だけNPNト
ランジスタのベースに電流が流れNPNトランジ
スタがONしてPNPN回路PNPN−１が活性化して
セルC11に電流が流れ、接合破壊により正常な書
込みが行われる。
読出し時は、Vccを印加して、Vccpは、GND
（又はフローテイング）とし、書込み回路を非活
性化させ、読み出し回路を活性化する。すなわ
ち、Ｘデコーダ３とＹデコーダ４及び出力回路５
が活性化され、書込み回路１及び２が非活性化さ
れる。（書込み系回路のゲートGP−ｎ、GX′−ｋ
（ｎ＝１……ｎ、ｋ＝１……ｋ）の出力は、フロ
ーテイングとなつている。）この状態で入力によ
り、任意のＸ線及びＹ線がＸデコーダ３、Ｙデコ
ーダ４で選択され、その交点にあるセルが書込ま
れてあれば出力は、高レベル、書込みがなければ
低レベルが出て、正常な読み出し動作が得られ
る。
（又はフローテイング）とし、書込み回路を非活
性化させ、読み出し回路を活性化する。すなわ
ち、Ｘデコーダ３とＹデコーダ４及び出力回路５
が活性化され、書込み回路１及び２が非活性化さ
れる。（書込み系回路のゲートGP−ｎ、GX′−ｋ
（ｎ＝１……ｎ、ｋ＝１……ｋ）の出力は、フロ
ーテイングとなつている。）この状態で入力によ
り、任意のＸ線及びＹ線がＸデコーダ３、Ｙデコ
ーダ４で選択され、その交点にあるセルが書込ま
れてあれば出力は、高レベル、書込みがなければ
低レベルが出て、正常な読み出し動作が得られ
る。
しかしながら、読み出し時にゲートGP−ｎ
（ｎ＝１……ｎ）の出力がフローテイングになつ
ている為PNPN回路は、完全に非活性化されてい
る訳ではない。
（ｎ＝１……ｎ）の出力がフローテイングになつ
ている為PNPN回路は、完全に非活性化されてい
る訳ではない。
もし、PNPトランジスタのゲインとNPNトラ
ンジスタの積（以下PNPNのゲイン）が１以上で
あれば、小さな電流でもPNPN回路は、活性化が
可能でPNPN回路を通して、セルアレイに出力か
ら電流が流れて、誤動作を起こしたり、漏れ電流
が見える。もちろん設計時には、PNPNのゲイン
が１以下になる様にしている。又書込み時を考え
るとPNPNのゲインが小さければよいというもの
ではない。PNPN回路は、最初のPN接合のＮ領
域がｎ個で共有され、ｎ個中ｎ−１個のPNPN回
路はゲートGp−ｎで非活性化されている。この
時書込み端子から書込み電流が流れPNPトランジ
スタのエミツタ・ベース間にホールが注入されて
もｎ−１／ｎのホールはトリガー回路には流れず
実質的なPNPのhfeは１／ｎに見える。書込み電
流は、最低10mAが保持できる様にPNPN回路を
設計する必要がある。この為にPNPトランジスタ
のhfeは書込み時に関しては、大きい方が有利と
なる。
ンジスタの積（以下PNPNのゲイン）が１以上で
あれば、小さな電流でもPNPN回路は、活性化が
可能でPNPN回路を通して、セルアレイに出力か
ら電流が流れて、誤動作を起こしたり、漏れ電流
が見える。もちろん設計時には、PNPNのゲイン
が１以下になる様にしている。又書込み時を考え
るとPNPNのゲインが小さければよいというもの
ではない。PNPN回路は、最初のPN接合のＮ領
域がｎ個で共有され、ｎ個中ｎ−１個のPNPN回
路はゲートGp−ｎで非活性化されている。この
時書込み端子から書込み電流が流れPNPトランジ
スタのエミツタ・ベース間にホールが注入されて
もｎ−１／ｎのホールはトリガー回路には流れず
実質的なPNPのhfeは１／ｎに見える。書込み電
流は、最低10mAが保持できる様にPNPN回路を
設計する必要がある。この為にPNPトランジスタ
のhfeは書込み時に関しては、大きい方が有利と
なる。
この様にPNPN回路の設計は、読み出し時には
PNPトランジスタのhfeを小さくし、書込み時に
は、大きくするという相反する設計をしなくては
ならず製造範囲が非常に狭くなるという欠点があ
る。特にPNPトランジスタは、横方向で形成する
為マスクズしの影響を直接うけhfeのコントロー
ルは困難である。
PNPトランジスタのhfeを小さくし、書込み時に
は、大きくするという相反する設計をしなくては
ならず製造範囲が非常に狭くなるという欠点があ
る。特にPNPトランジスタは、横方向で形成する
為マスクズしの影響を直接うけhfeのコントロー
ルは困難である。
本発明の目的は、読み出し時に誤動作がなく、
又製造範囲を拡げる事のできる、書込み時、読み
出し時の電源を各々別にもち、PNPN回路を用い
た書込み回路を有するプログラマブルモノリシツ
ク集積回路を提供する事にある。
又製造範囲を拡げる事のできる、書込み時、読み
出し時の電源を各々別にもち、PNPN回路を用い
た書込み回路を有するプログラマブルモノリシツ
ク集積回路を提供する事にある。
以下図面を参照しながら本発明を説明する。
本発明は、PNPN回路以外は第１図と同じであ
り第２図に本発明によるPNPN回路を示す。
り第２図に本発明によるPNPN回路を示す。
Q1は、PNPトランジスタ回路、Q′1はNPNトラ
ンジスタ回路でPNPN回路を構成し、ゲートGP
−ｎは書込み時のデコーダ、トリガ回路を有する
点は従来のPNPN回路に等しい。本発明ではNPN
トランジスタQc及びデカツプルダイオードDc及
びVccとQcのベースを結ぶRcによつて構成され
るゲートでPNPN回路のPNPトランジスタのコレ
クタとNPNトランジスタのベースの交点をコン
トロールし、VccがONしている時は常にPNPN回
路が確実に非活性化出来る様にしている。すなわ
ちVccがONするとトランジスタQcがONして、
PNPN回路のNPNトランジスタのベースを低レベ
ルとなる為NPNトランジスタはON出来なくなり
PNPN回路は、確実に非常性化され、誤動作は起
こらない。又書込み時は、Vccは供給されない為
Qcはoffし、従来のPNPN回路と何等変わる事が
ない。
ンジスタ回路でPNPN回路を構成し、ゲートGP
−ｎは書込み時のデコーダ、トリガ回路を有する
点は従来のPNPN回路に等しい。本発明ではNPN
トランジスタQc及びデカツプルダイオードDc及
びVccとQcのベースを結ぶRcによつて構成され
るゲートでPNPN回路のPNPトランジスタのコレ
クタとNPNトランジスタのベースの交点をコン
トロールし、VccがONしている時は常にPNPN回
路が確実に非活性化出来る様にしている。すなわ
ちVccがONするとトランジスタQcがONして、
PNPN回路のNPNトランジスタのベースを低レベ
ルとなる為NPNトランジスタはON出来なくなり
PNPN回路は、確実に非常性化され、誤動作は起
こらない。又書込み時は、Vccは供給されない為
Qcはoffし、従来のPNPN回路と何等変わる事が
ない。
すなわち読み出し時にはPNPN回路を介した誤
動作をなくし、書込み時には、正常な書込みが可
能となり、又読み出し時の誤動作がPNPトランジ
スタやNPNトランジスタhfeに左右される事がな
いので設計のマージンもとれ、製造範囲も拡大で
きる。
動作をなくし、書込み時には、正常な書込みが可
能となり、又読み出し時の誤動作がPNPトランジ
スタやNPNトランジスタhfeに左右される事がな
いので設計のマージンもとれ、製造範囲も拡大で
きる。
以上説明した様に本発明は、読み出し時に
PNPN回路に起因する誤動作を確実に防止でき、
これにより設計マージン、製造範囲も拡大する事
のできるプログラマブルモノリシツク集積回路を
提供でき、その効果は甚大である。本文では接合
破壊型Ｐ−ROMを例にとよたがPNPN回路を用
いるヒユーズ式PROM、FPLAなど他のプログラ
マブルモノリシツク集積回路に関しても同様の効
果がある事は、いうまでもない。
PNPN回路に起因する誤動作を確実に防止でき、
これにより設計マージン、製造範囲も拡大する事
のできるプログラマブルモノリシツク集積回路を
提供でき、その効果は甚大である。本文では接合
破壊型Ｐ−ROMを例にとよたがPNPN回路を用
いるヒユーズ式PROM、FPLAなど他のプログラ
マブルモノリシツク集積回路に関しても同様の効
果がある事は、いうまでもない。
第１図は従来の二電源Ｐ−ROMのブロツク
図、第２図は本発明によるPNPN回路図である。 １……PNPN回路群、２……書込み用X′デーコ
ーダ、３……読み出し用Ｘデコーダ、４……読み
出し用Ｙデコーダ、５……出力回路、６……書込
み用Y′デコーダ、７……トリガー回路、８……
本発明の回路部分。
図、第２図は本発明によるPNPN回路図である。 １……PNPN回路群、２……書込み用X′デーコ
ーダ、３……読み出し用Ｘデコーダ、４……読み
出し用Ｙデコーダ、５……出力回路、６……書込
み用Y′デコーダ、７……トリガー回路、８……
本発明の回路部分。
Claims (1)
- １ 電気的に書込み可能な固定記憶素子と該固定
記憶素子に書込みを行うPNPN回路を有し書込み
時と読出時に各々別電源によつて書込み回路又は
読出し回路が活性化されるプログラマブルモノリ
シツク集積回路に於て、PNPトランジスタのベー
スにコレクタが接続され、かつ該PNPトランジス
タのコレクタにベースが接続されるNPNトラン
ジスタで構成されるPNPN回路のPNPトランジス
タのコレクタとNPNトランジスタのベースとの
接点にコレクタが接続され、ベースが抵抗を通し
て読出し時に用いる電源に接続され、エミツタが
接地されたNPNトランジスタで構成されるゲー
トを有することを特徴とするプログラマブルモノ
リシツク集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123879A JPS5916198A (ja) | 1982-07-16 | 1982-07-16 | プログラマブルモノリシツク集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123879A JPS5916198A (ja) | 1982-07-16 | 1982-07-16 | プログラマブルモノリシツク集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5916198A JPS5916198A (ja) | 1984-01-27 |
| JPS6231434B2 true JPS6231434B2 (ja) | 1987-07-08 |
Family
ID=14871621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57123879A Granted JPS5916198A (ja) | 1982-07-16 | 1982-07-16 | プログラマブルモノリシツク集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916198A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171699A (ja) * | 1984-02-16 | 1985-09-05 | Nec Corp | プログラマブルモノリシツク集積回路 |
| JPS61150199A (ja) * | 1984-12-25 | 1986-07-08 | Nec Corp | 半導体記憶装置 |
-
1982
- 1982-07-16 JP JP57123879A patent/JPS5916198A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5916198A (ja) | 1984-01-27 |
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