JPS6231068A - デジタル信号再生装置の速度制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタル信号が記録された記録媒体の再生
装置の一部である速度制御装置の改良に関するものであ
る。

〔従来の技術〕

第２図は特開昭５７−２０９５２号公報に示された従来
のデジタル信号再生装置の速度制御装置の一例を示すブ
ロック図である。図において、デジタル信号の記録媒体
であるＰＣＭディスク１０はモータ１２により回転駆動
され、これに記録されたデジタル信号はピンクアップ１
４により取出され、波形整形回路１６を経て整形された
デジタル信号ａとして出力される。

第３図はＰＣＭディスク１０に記録されたデジタル信号
のデータフォーマントを示しており、同図に示すように
、このデジタル信号は、Ｄｌ、Ｄ２、・・・で示す所定
ビットずつのデータ部の間に、複数ビットの固定パター
ンよりなる同期信号Ｇが挿入されたものである。そして
第２図の波形整形回路１６からはこのフォーマットに基
いて記録されているデジタル信号の再生信号ａが直列に
出力される訳である。

上記デジタル信号ａは、ジッタ吸収用として作用するパ
ンツアメモリ１８に入力されてジッタが吸収され端子３
４より後段の信号処理回路に出力されＰＣＭ復調される
他、ＰＬＬ　（位相同期ループ）２０にも入力され、該
ＰＬＬ２０ではデジタル信号ａのビット伝送速度に同期
した第１のクロック信号すが作られ、この第１のクロッ
ク信号すは第１のカウンタ２４の計数入力となる。そし
て、この第１のカウンタ２４の計数出力は上記メモリ１
８の書き込みアドレスＷとしてこれに印加される。

基準信号発生器２６は周波数の安定な水晶発振器および
分周器等からなり、デジタル信号ａのビット伝送速度が
正規の値（所期値）になっている場合の、上記第１のク
ロック信号すの周波数と同一周波数の第２のクロック信
号ｄを出力する。そしてこの第２のクロック信号ｄは第
２のカウンタ２８の計数入力となり、該カウンタ２８の
計数出力は上記メモリ１８の読み出しアドレスｒとして
これに印加される。

また上記第１のカウンタ２４からの書き込みアドレスＷ
と第２のカウンタ２８からの読み出しアドレスｒとは誤
差検出器３８にも入力されており、この誤差検出器３８
からは該書き込みアドレスＷと読み出しアドレスｒの両
アドレス（計数値）の差信号ｊが出力され、この差信号
ｊはＤ／Ａ変換器４０によってアナログ信号に変換され
て増幅器３２によって増幅された後モータ１２に印加さ
れその回転速度を制御する信号となる。

つまり、ＰＣＭディスク１０から再生されたデジタル信
号ａのビット伝送速度に同期した第１のクロック信号す
を入力とする第１のカウンタ２４の計数値Ｗと、周波数
の安定した第２のクロック信号ｄを入力とする第２のカ
ウンタ２８の計数値ｒとの差に応じてディスク１０を回
転させるモータ１２の速度を制御するサーボ・ループが
形成されており、このサーボ・ループは上記両針数値Ｗ
とｒとの差信号を所定値に保つように作用し、これによ
ってデジタル信号ａの伝送速度が一定に保たれる。

〔発明が解決しようとする問題点〕

従来のデジタル信号再生装置の速度制御装置は以上のよ
うに構成されており、第１のカウンタ２４、第２のカウ
ンタ２８および誤差検出器３８により位相差信号を得、
これを増幅してモータ１２に印加していたので、安定な
制御状態を得ようとすれば、Ｄ／Ａ変換器４０とモータ
１２との間に進相フィルタが挿入されねばならないもの
であった。

なぜならモータ１２は一次遅れ要素であり、該モータ１
２はＤ／Ａ変換器４０により速度制御を受ける訳である
が、位相差情報は速度情報に対し一次遅れ要素が一段挿
入されたものに等しいから、第２図に示した装置の構成
では開ループの位相が１８０°近く回転して正帰還に近
い不安定な状態となり、これを解消するためには上述の
ような進相フィルタが必要となる。

この発明は上記従来方式の欠点を解消すべくなされたも
のであり、位相補償を不要とし加えて装置全体をよりデ
ジタル回路化に適した構成とすることができるデジタル
信号再生装置の速度制御装置を得ることを目的としてい
る。

〔問題点を解決するための手段〕

本発明に係るデジタル信号再生装置の速度制御装置は、
記録媒体の再生信号より抽出されたクロックより記録媒
体の速度情報を検出する速度検出手段と該速度情報を位
相差情報に加算する加算手段とを設けたものである。

〔作用〕

本発明においては、デジタル回路により構成された速度
検出手段により記録媒体の速度情報がネ食出されており
、これが位相差情報に加算されるから、位相差情報の検
出に伴う位相遅れがデジタル的に補償される。

〔実施例〕

以下この発明の一実施例を図について説明する。

第１図は本発明の一実施例によるデジタル信号再生装置
の速度制御装置を示し、図において、第２図と同一符号
は同一のものを示す。５０はＰＣＭディスク（記録媒体
）１０より再生信号を検出する信号検出手段であり、こ
れはピックアップ１４、波形整形回路１６により構成さ
れている。また６０はＰＬＬ　（クロック抽出手段）２
０により上記再生信号より抽出されたクロックｂと基準
信号発生器２６からの基準クロックｄとの位相差をデジ
タル的に検出する位相差検出手段であり、これは第１．
第２のカウンタ２４．２Ｂ、バッファメモリ１８．誤差
検出器３８により構成されている。また７０は第３のカ
ウンタ４１．ラッチ４２からなり上記クロックｂの周波
数を検出することによりＰＣＭディスク１０の速度を検
出する速度検出手段、４３は上記速度検出手段７０およ
び位相差検出手段６０からの各々の出力値を加算する加
算器（加算手段）、８０は該加算器４３からの加算値に
基いてＰＣＭディスク１０を駆動する駆動手段であり、
これはＤ／Ａ変換器４０．増幅器３２、モータ１２から
構成されている。

また４１は基準信号発生器２６からの一定周期の信号Ｃ
によりリセットされＰＬＬ２０からのクロックｂの計数
を行う第３のカウンタ、４２は第３のカウンタ４１が信
号Ｃによりリセットされる直前の該カウンタ４１の計数
値ｆを保持するラッチ、４３はラッチ４２の出力値ｌと
誤差検出器３８からの誤差信号ｊとの加算を行い制御値
Ｓを出力する加算器である。

次に動作について説明する。ＰＬＬ２０から出力される
クロックｂの周波数ｒｐは、このクロックが再生信号ａ
に同期しているので、再生速度即ちディスク１０の回転
数に比例している。第３のカウンタ４１はこのクロック
ｂの計数を行うので、信号Ｃによりリセットされる直前
の該カウンタ４１の計数値ｆはクロックｂの周波数に比
例したものとなり、この値は信号Ｃによりラッチ４２に
保持される。このラッチ４２からの信号ｌは当然ディス
ク１０の回転速度に比例しておりディスク１０の回転の
速度誤差成分を含むものである。

一方誤差検出器３８からは位相差信号ｊが出力されるが
、この信号はディスク１０の回転の位相誤差成分であり
、加算器４３は該信号ｊ及び信号ｌの値を加算し信号Ｓ
を出力する。この信号ＳはＤ／Ａ変換器４０にてアナロ
グ信号に変換され増幅器３２を介してモータ１２に印加
されモータ１２は該アナログ信号に応じた回転数でディ
スク１０を駆動する。

このように本実施例では主たる制御信号である位相誤差
成分の信号ｊに対し速度誤差成分の信号ｌを加算するよ
うにしており、こうすることにより制御系の位相補償が
なされ安定な制御が行なえる。

また上記速度誤差成分の検出、加算をカウンタ。

ラッチ、加算器による比較的小規模なデジタル回路によ
り行っているので、速度制御装置全体をよりデジタルＩ
Ｃ化に通した回路構成とすることができる効果がある。

なお上記実施例においては第３のカウンタはクロックｂ
の計数を行うものとしたが、クロックｂもしくはこれを
分周した信号によりリセットされ基準信号源からのクロ
ックを計数するように該カウンタを構成してもよく、上
記実施例と同様の効果が得られる。

また上記実施例ではＤ／Ａ変換器４０．増幅器３２を介
してモータ１２を駆動するようにしたが、信号Ｓの値に
応じてデユーティの変化するＰＷＭ波によりモータ１２
を駆動すべく構成してもよく、こうすることによっても
上述の如く位相補償フィルタを不要にでき安定な制御が
可能となる。

また、上記実施例では再生信号より抽出されたクロック
の周波数を検出しこれにより記録媒体の速度情報を検出
するようにしたが、速度情報の検出を上記クロックの周
期の検出により行うようにしてもよく、上記実施例と同
様の効果を奏する。

〔発明の効果〕

以上のように本発明に係るデジタル信号再生装置の速度
制御装置によれば、再生信号茫より速度情報を抽出しこ
れを位相情報に加算するようにしたので、位相補償がな
され安定な速度制御が行なえる。

しかもこの速度情報の検出をデジタル回路により行うよ
うにしたので、装置全体のデジタル回路化が可能となる
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるデジタル信号再生装置
の速度制御装置を示す図、第２図は従来方式による速度
制御装置の一例を示す図、第３図はディスクに記録され
たデジタル信号のフォーマットを示す図である。 １０・・・ディスク（記録媒体）、１８・・・バッファ
メモリ、１６・・・波形整形回路、１４・・・ピックア
ンプ、２０・・・ＰＬＬ　（クロック抽出手段）、２４
゜２８．４１・・・第１．第２．第３のカウンタ、２６
・・・基準信号発生器、３日・・・誤差検出器、４２・
・・ラッチ、４３・・・加算器（加算手段）、４０・・
−Ｄ／Ａ出手段、８０・・・駆動手段。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）デジタル信号が記録された記録媒体を駆動し該媒
   体に記録された情報を再生するデジタル信号再生装置に
   設けられ該記録媒体の駆動速度を制御するための装置で
   あって、 上記記録媒体より再生信号を検出する信号検出手段と、 上記再生信号よりこれに同期したクロックを抽出するク
   ロック抽出手段と、 デジタル回路により構成され上記クロックの周波数又は
   周期を検出して上記記録媒体の速度情報を検出する速度
   検出手段と、 上記クロックと基準クロックとの位相差情報をデジタル
   的に検出する位相差検出手段と、上記速度検出手段およ
   び位相差検出手段からのそれぞれの出力値を加算し該加
   算値に基いて、上記記録媒体を駆動する駆動手段を制御
   する加算手段とを備えたことを特徴とするデジタル信号
   再生装置の速度制御装置。