JPS62298220A - Ｍｏｓ形パワ−トランジスタの駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔発明の目的〕 （産業上の利用分野） 本発明は、ＭＯＳ形パワートランジスタのｌｌＧ回路の
改善に関するものである。

（従来の技術） ＭＯＳ形パワートランジスタ（以下モスデバイス（東芝
商品名）またはＩＧＴ　（ＧＥ社商品名）とも記す。）
のスイッチング特性はゲート電圧ＶＯＦ！の立ち上がり
時間により左右され、立ち上がりが遅いと完全オン状態
となるまでにコレクターエミッタ間電圧ｖｃＥが高めの
状態が長くつづき、スイッチング損失の増加をまねく。

その為、ＶＯＥの立ち上がりは早くする必要がある。

従来のモスデバイスの駆動回路を第５図に示す。

第５図に於いて、モスデバイス６のゲート電圧ｖｏＥの
立ち上がりを左右しているのは、トランジスタＱ２であ
る。

モスデバイス６のゲートとエミッタ間には、電流が流れ
る事により電荷が蓄えられ、ＶＯＥは直流電圧ＩＡに近
づいてゆく。従って、除々にトランジスタＱ２のベース
電流は小さくなる。トランジスタＱ２が完全にスイッチ
ングする条件として下記の式を満足する必要がある。

ＩＣ＜よりｈｆｅ　　・・・　■ 但し、Ｉｃ　；　Ｑ２のコレクタ電流、ｈｆｅ　；　Ｑ
ｚの直流電流増幅率 Ｉｓ　；　Ｑｘのベース電流 第５図の回路では■８とＩＣの比は（２）式で表すこと
ができる。

■ｃ−丘づ皿、肚　１１．■ ■−Ｖ、、−０．Ｓ　　Ｒよ ■、は直流電圧ＩＡの正電位と０２のエミッタ電位の差
。

ＶＣＦ！はＱ２のコレクタとエミッタ間電圧。

今、Ｑ２が完全にスイッチングしているとするとＶＣＢ
→Ｏであり、■式が成立する。

ＩＣ＝　　ＶＹ−１肚　＝−（３） ＩＢＶＹ−０，６Ｒ１ ■式からνＹが０．６ｖに近づいて来た時にも完全にス
イッチングする為には、ＲＦはある値以下でなくてはな
らない事がわかる。これはトランジスタＱ３のベースと
エミッタ間の電圧ドロップによる影響である。

（発明が解決しようとする問題点） 上記従来回路において、ゲート電圧Ｖ。８の立ち上がり
特性を早くする為には、抵抗値ＲＦは小さい方が良い。

一方、モスデバイスをオフさせる時、トランジスタＱ１
はオンになるので電力損失を小さくする為には、抵抗値
ＲＦを大きくする必要がある。

しかし、抵抗値旺が小さい場合、電力損失が大きくなり
外形自体も大きいものになるので小形化できず、ハイブ
リッドＩＣに収める事ができない。

従来回路は、以上の様な問題点を有している。

本発明は、上記の問題点を除去する為になされたもので
、モスデバイスのスイッチング時、ターンオン特性の改
善による電力損失の低減及び素子の小形化、ハイネット
化による駆動回路の小形化を目的とする。

〔発明の構成〕

（問題点を解決するための手段と作用）上記目的を達成
するため本発明は、共通接続されたベースと共通接続さ
れたエミッタを有するコンプリメンタリトランジスタを
備え、前記エミッタの出力でＭＯＳ形トランジスタのゲ
ートを制御する回路において、前記コンプリメンタリト
ランジスタのコレクタ間に定電流素子とトランジスタを
直列接続した制御回路を並列接続し、前記直列接続した
点を前記共通接続されたベースに接続して構成し、制御
回路の電力損失を低減して小形化を可能とし、＼１０Ｓ
形パワートランジスタのスイッチング損失も低減するよ
うにしたＭＯＳ形パワートランジスタの駆動回路である
。

（実施例） 第１図に本発明の一実施例の構成図を示す。

フォトカプラ２は、図示しない制御回路がらモスデバイ
ス６のオン、オフ信号■、を受けとる。フォトカプラ２
にオン信号工、が入力されると、■、は零となりトラン
ジスタＱ□がオフし定電流素子として用いたＮチャンネ
ル形ジャンクションＦＥＴ４（ゲートとドレインは同電
位で、直流電圧ＩＡの正電位に保たれている）を介して
コンプリメンタリ接続されたトランジスタＱ２のベース
に電流工８が流才し、Ｑ２はオンする。Ｑ２がオンする
事により、モスデバイス６のゲートに電流ＩＣが流れる
６モスデバイス６のゲートとエミッタ間は、電荷を蓄え
る働きがあるので、ゲートとエミッタ間電圧Ｖ。９が直
流電圧ｌ＾の電位ＶＳｉ　に等しくなった時にゲート電
流の流れはなくなる。（モスデバイスが完全にターンオ
ンした状態） 一方、フォトカプラ２のオン信号工、がなくなるとトラ
ンジスタＱ１がオンし、モスデバイス６のゲートとエミ
ッタ間に蓄えられた電荷がトランジスタＱ３を介して直
流電圧源ＩＢに放電される回路構成としている。

ジャンクッションＦＥＴは、第２図に示す様に、ドレイ
ンとソース間電圧（Ｖｏｓ）が約１．６ｖ以上ではドレ
イン電流工０はほぼ一定の定電流特性を示す。

この定電流特性によりトランジスタＱ２のベース電流を
一定に保つ様に制御している。

この特性により、トランジスタＱ２の完全スイッチング
条件、前記（ト）式がモスデバイス６のゲートとエミッ
タ間電圧ＶＯＩ！が電源電圧ＩＡの■３□に近づいても
成り立つ様にしている。

上記構成において、ＦＥＴ４の等価抵抗値を昨とすると
トランジスタＱ２の完全スイッチング状態におけるベー
ス電流１．とコレクタ電流工。の比は前記（３）式で示
される。

ここで、η＝−ｈ−一　・・・　Ｑ） ｖｙ−０，６ とおくと、トランジスタＱ２の完全スイッチング条件（
１）式はＶＣＥ←０の条件から０式のようにおきかえら
れる。

η・肚　＜ｈｔ・　　　　・・・　（ト）また、■、”
　　”　　（Ｖｓｔ　　ＶＯ［り　　・＝　　（ＱＲ工
＋Ｒ２ ■ｃ＝扉詭ｆ↓■　　・・・　■ ＲＦ の関係があり、トランジスタＱ２がオンしてゲート電圧
ＶＧＥが上昇するとき、等価抵抗値ＲＦが一定であると
従来のようにＩＣが減少する。しかし、本発明ではＦＥ
Ｔ４の定電流特性からＲＦは（Ｖｙ　−０，６）にほぼ
比例するのでゲート電圧ＶＯＥの上昇中も工。

は減少しない。従ってゲート電圧の立上がりは早くなる
。

（他の実施例） 定電流素子として定電流ダイオードを用いた時の他の実
施例による駆動回路を第３図に示す。

定電流ダイオードは例えば第４図のような定電流特性を
有しており、Ｎチャンネル形ＦＥＴを用いた例と同様な
効果を上げる事ができる。

〔発明の効果〕

以上説明した如く、本発明によれば、ゲート電圧の立上
がりが早くなり、ＭＯＳ形パワートランジスタのスイッ
チング時の電力損失の低減及び制御回路の電力損失の低
減、ハイネット化による小形化を可能としたＭＯＳ形パ
ワートランジスタの駆動回路が得られる。

【図面の簡単な説明】

第１図は本発明によるＭＯ８形パワースイッチング素子
の駆動回路の実施例図、第２図はＮチャンネル形ジャン
クションＦＥＴの特性図、第３図は本発明の他の実施例
図、第４図は定電流ダイオードの特性図、第５図は従来
のＭＯ８形パワートスイツチング素子の駆動回路である
。 ＬＡ、ＩＢ・・・直流電圧源　　　２・・・フォトカプ
ラー４・・・Ｎチャンネル形ジャンクションＦＥＴ４Ａ
・・・定電流ダイオード ６・・・Ｍ　ＯＳ形パワースイッチング素子Ｑ、〜Ｑ３
・・・トランジスタ　　Ｒ工〜Ｒ１・・・抵抗第１図 （ｍＡ　） ｔｒｓ 第２図 −２−Ｉ　　　θ５１０　７θ　　３θ　　２θ　　／
θθ　　／１０　　／２θＶＡに　〔Ｖ〕 第４図

Claims (1)

1. 【特許請求の範囲】 共通接続されたベースと共通接続されたエミッタを有す
   るコンプリメンタリトランジスタを備え、前記エミッタ
   の出力でＭＯＳ形トランジスタゲートを制御する回路に
   おいて、 前記コンプリメンタリトランジスタのコレクタ間に定電
   流素子とトランジスタを直列接続した制御回路を並列接
   続し、前記直列接続した点を前記共通接続されたベース
   に接続したことを特徴とするＭＯＳ形パワートランジス
   タの駆動回路。