JPS62291970A - Manufacture of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 150000004767 nitrides Chemical class 0.000 claims abstract description 45
- 239000012535 impurity Substances 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000010438 heat treatment Methods 0.000 claims description 18
- 238000003860 storage Methods 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 17
- 238000000137 annealing Methods 0.000 abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 9
- 230000008569 process Effects 0.000 abstract description 4
- 229910000473 manganese(VI) oxide Inorganic materials 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 230000002411 adverse Effects 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
Abstract
Description
【発明の詳細な説明】
3、発明の詳細な説明
A、産業上の利用分野
本発明は、一対の選択ゲートと記憶ゲートの3ゲート構
造(所謂tri−gate構造)を有し、且つそのゲー
ト絶縁膜が所謂MNO3(Metal N1tride
Oxide Sem1conductor)構造等の少
なくとも窒化膜を有する半導体装置の製造方法に関する
ものである。Detailed Description of the Invention 3. Detailed Description of the Invention A. Industrial Application Field The present invention has a three-gate structure (so-called tri-gate structure) consisting of a pair of selection gates and a storage gate. The insulating film is so-called MNO3 (Metal N1tride).
The present invention relates to a method of manufacturing a semiconductor device having at least a nitride film, such as an oxide semiconductor structure.
B0発明の概要
本発明は、一対の選択ゲート電極の間に形成される記憶
ゲート電極の下部のゲート絶縁膜が酸化膜と窒化膜とか
らなる半導体装置の製造方法において、マスク層を形成
させてソース・ドレイン領域となる不純物領域の形成を
MNO3構造とする以前に行うことにより、窒化膜の熱
的な歪等を緩和して特性の向上を実現するものである。B0 Summary of the Invention The present invention provides a method for manufacturing a semiconductor device in which a gate insulating film below a storage gate electrode formed between a pair of selection gate electrodes is composed of an oxide film and a nitride film, in which a mask layer is formed. By forming the impurity regions that will become the source/drain regions before forming the MNO3 structure, the thermal distortion of the nitride film can be alleviated and the characteristics can be improved.
C9従来の技術
所謂E E P ROM (Electrically
Erasableand Programmabl
e Read 0nly Memory )等の半導体
装置においては、MNO3構造を有する素子を採用して
なる装置が知られている。C9 Conventional technology so-called EEPROM (Electrically
Erasable and Programmable
Among semiconductor devices such as eReadOnlyMemory), devices employing elements having an MNO3 structure are known.
このMNO3構造は、ゲート絶縁膜として少なくとも窒
化膜を有する構造であって、例えばシリコン基板等の半
導体基板主面に極めて薄い酸化膜を形成し、該酸化膜上
に窒化膜を形成し、その窒化膜上にゲート材料を形成す
る積層構造となっている。そして、このようなMNO3
構造の素子からなるEEPROMにあっては、先ず、情
報信号の書き込み時には、選択された素子に高電圧が供
給され、キャリア(電子)を上記酸化膜でトンネルさせ
たうえで窒化膜との界面に捕獲させ、そこでvthの変
動を生じさせる。このような素子の情報信号を読み出す
場合には、そのvthの差によって所定の読み出しが可
能となる。This MNO3 structure has at least a nitride film as a gate insulating film. For example, an extremely thin oxide film is formed on the main surface of a semiconductor substrate such as a silicon substrate, a nitride film is formed on the oxide film, and the nitride film is It has a laminated structure in which gate material is formed on the film. And MNO3 like this
In an EEPROM consisting of elements of this structure, first, when writing information signals, a high voltage is supplied to the selected element, and carriers (electrons) are tunneled through the oxide film and then transferred to the interface with the nitride film. and capture it and cause vth fluctuations there. When reading an information signal from such an element, a predetermined reading becomes possible based on the difference in vth.
ところで、所謂3ゲート構造であってMNO3構造を有
する素子を形成する場合には、ソース・ドレイン領域を
記憶ゲート及び一対の選択ゲートからなるマスクにより
所謂セルファラインで形成し、工程上の便宜を図ってい
る。また、上記窒化膜上に形成されるゲート材料として
は、一般にAi等の材料よりも微細化が可能な多結晶シ
リコン層等の多結晶半導体層が用いられ、所謂プリデポ
ジション法によって、CVD法等により被着されている
不純物を含をしない多結晶シリコン層へ、1電性を付与
するためのリン等の拡散が行われている。By the way, when forming an element having a so-called three-gate structure and an MNO3 structure, the source/drain regions are formed in a so-called self-line using a mask consisting of a storage gate and a pair of selection gates to facilitate the process. ing. In addition, as the gate material formed on the nitride film, a polycrystalline semiconductor layer such as a polycrystalline silicon layer, which can be made finer than materials such as Ai, is generally used. Phosphorus or the like is diffused into the impurity-free polycrystalline silicon layer deposited by et al. in order to impart monoelectricity.
D1発明が解決しようとする問題点
しかしながら、上述のようなMNO3構造の素子では、
窒化膜における熱的な歪が生じ、経時的な特性劣化が問
題となっていた。D1 Problems to be Solved by the Invention However, in the device with the MNO3 structure as described above,
Thermal distortion occurs in the nitride film, resulting in deterioration of characteristics over time.
すなわち、一対の選択ゲートと記憶ゲートを有する3ゲ
ート電極の素子のソース・ドレイン領域の形成は、上述
のように3ゲート電極を用いて所謂セルファラインで行
われるが、このようなセルファラインで形成するために
は、イオン注入等の際に既にゲート電極がパクーニング
されている必要があり、ソース・ドレイン領域のアニー
ルの際の熱処理によって、記憶ゲート電極の下部に存在
するゲート絶縁膜の一部となる窒化膜が変質し、それが
経時的な特性劣化となって現れる。That is, the source/drain regions of a three-gate electrode device having a pair of selection gates and a storage gate are formed using a so-called self-line using three gate electrodes as described above; In order to do this, the gate electrode must already be punctured during ion implantation, etc., and the heat treatment during annealing of the source/drain region may cause the part of the gate insulating film that exists under the storage gate electrode to The quality of the nitride film deteriorates, and this appears as characteristic deterioration over time.
例えば、第2図は、ソース・ドレイン領域を形成する際
の熱処理として、窒素子ニールと水素7ニールとをメモ
リー保持機能という点で比較したものであるが、特に水
素アニール工程を用いずに窒素アニールによる場合に限
れば、その特性劣化は避けることができない。For example, Figure 2 compares nitrogen annealing and hydrogen 7 annealing in terms of memory retention function as heat treatments when forming source/drain regions. Deterioration of characteristics cannot be avoided only when annealing is used.
また、上述のようにゲート材料となる多結晶シリコン層
への不純物の導入をリン等の拡散によって行った場合に
は、当該拡散にかかる熱処理では、およそ950°C〜
1000°C程度の温度で例えば20分間の熱処理とな
るため、上記窒化膜への:舌影ツがある。更に、リン等
の不純物の当該窒化膜への拡散によっても、窒化膜の変
質等の悪影響が有り得る。Furthermore, when impurities are introduced into the polycrystalline silicon layer serving as the gate material by diffusion of phosphorus, etc., as described above, the heat treatment required for the diffusion ranges from approximately 950°C to
Since the heat treatment is performed at a temperature of about 1000° C. for, for example, 20 minutes, there is a negative impact on the nitride film. Furthermore, diffusion of impurities such as phosphorus into the nitride film may also have adverse effects such as alteration of the nitride film.
そこで、本発明は上述の問題点に鑑み、窒化膜の熱的な
歪等を緩和して特性の向上が実現される半導体装置の製
造方法の提供を目的とする。SUMMARY OF THE INVENTION In view of the above-mentioned problems, it is an object of the present invention to provide a method for manufacturing a semiconductor device in which the thermal strain of a nitride film is alleviated and the characteristics are improved.
E8問題点を解決するための手段
本発明は、一対の選択ゲート電極の間に形成される記憶
ゲート電極の下部のゲート絶縁膜が酸化膜と窒化膜とか
らなる半導体装置の製造方法において、基体上に上記一
対の選択ゲート電極を形成する工程と、上記一対の選択
ゲート電極の間にマスク層を形成する工程と、上記一対
の選択ゲート電極および上記マスク層をマスクとして上
記基体に不純物を導入する工程と、上記基体を熱処理し
導入された不純物により不純物領域を形成する工程と、
上記一対の選択ゲート電極の間に酸化膜を形成する工程
と、上記酸化膜上に窒化膜を形成する工程と、上記窒化
膜上に上記ゲート電極を形成する工程とからなる半導体
装置の製造方法により上述の問題点を解決する。Means for Solving Problem E8 The present invention provides a method for manufacturing a semiconductor device in which a gate insulating film below a storage gate electrode formed between a pair of selection gate electrodes is composed of an oxide film and a nitride film. forming the pair of selection gate electrodes on the substrate; forming a mask layer between the pair of selection gate electrodes; and introducing impurities into the substrate using the pair of selection gate electrodes and the mask layer as a mask. a step of heat-treating the substrate to form an impurity region using the introduced impurity;
A method for manufacturing a semiconductor device comprising the steps of forming an oxide film between the pair of selection gate electrodes, forming a nitride film on the oxide film, and forming the gate electrode on the nitride film. This solves the above problems.
F2作用
本発明は、基体に対して不純物の導入がなされ、その熱
処理によって不純物領域が形成されるが、この熱処理の
際には、記憶ゲートが形成されるべき領域は上記マスク
層によって被覆されており、未だ窒化膜は被着形成され
ていないため、MNO8構造を形成する窒化膜は当該熱
処理によっては何ら影ツを受けない。従って、メモリー
保持機能等の特性の経時的な特性劣化を防止することが
できる。F2 action In the present invention, impurities are introduced into the substrate, and an impurity region is formed by heat treatment. During this heat treatment, the region where the memory gate is to be formed is covered with the mask layer. Since the nitride film has not yet been deposited, the nitride film forming the MNO8 structure is not affected by the heat treatment. Therefore, it is possible to prevent characteristics such as memory retention function from deteriorating over time.
また、マスク層は、ソース・ドレイン領域の形成のため
の不純物の導入に際して、一対の選択ゲート電極と共に
マスクとなる。従って、不純物の導入はセルファライン
で行われることになり、工程の簡略化や素子の高性能化
等を図ることができる。Further, the mask layer serves as a mask together with a pair of selection gate electrodes when impurities are introduced to form source/drain regions. Therefore, the introduction of impurities is performed in the self-alignment line, and it is possible to simplify the process and improve the performance of the device.
G、実施例 本発明の好適な実施例を図面を参照しながら説明する。G. Example Preferred embodiments of the present invention will be described with reference to the drawings.
本実施例の半導体装置の製造方法は、3ゲート構造を有
するEEFROMの製造方法の一例であり、記憶ゲート
を上述のようなMNO5構造とし、しかも該記憶ゲート
はソース・ドレイン領域の形成後に形成されるため、そ
の窒化膜の熱的な歪は抑制され、メモリー保持機能の経
時的劣化は防止されることになる。The method for manufacturing a semiconductor device of this embodiment is an example of a method for manufacturing an EEFROM having a three-gate structure, in which the storage gate has the MNO5 structure as described above, and the storage gate is formed after the source/drain regions are formed. Therefore, thermal distortion of the nitride film is suppressed, and deterioration of the memory retention function over time is prevented.
先ず、このような本実施例の半導体装置の製造方法につ
いて第1図a〜第1図りを参照しながら説明する。First, a method for manufacturing the semiconductor device of this embodiment will be described with reference to FIGS.
(a)第1図aに示すように、例えばシリコン基板等の
P型の半導体基Fj、ioの所定の領域に選択酸化等に
より素子分離領域llを形成する。なお、半導体基板の
ウェル領域であっても同様である。(a) As shown in FIG. 1a, element isolation regions 11 are formed in predetermined regions of P-type semiconductor substrates Fj, io, such as silicon substrates, by selective oxidation or the like. Note that the same applies to a well region of a semiconductor substrate.
次に、酸化膜20を介して一対の選択ゲート4.5が形
成される。この選択ゲート4.5は、第1層目の多結晶
シリコン層であり、選択ゲートとしての所定の形状にバ
ターニングされ、酸化膜21に被覆される。Next, a pair of selection gates 4.5 are formed with the oxide film 20 interposed therebetween. This selection gate 4.5 is a first layer of polycrystalline silicon layer, is patterned into a predetermined shape as a selection gate, and is covered with an oxide film 21.
(b)次に、第1図すに示すように、記憶ゲートを形成
すべき上記選択ゲート4.5の間の領域、、マスク層と
してフォトレジスト22を形成する。(b) Next, as shown in FIG. 1, a photoresist 22 is formed as a mask layer in the region between the selection gates 4.5 where storage gates are to be formed.
このフォトレジスト22は、記憶ゲートを形成すべき領
域やCMO5のときには他のチャンネル部分も被覆する
ように形成され、ソース・ドレイン領域となる領域上は
開口されるようにパターン形成される。このとき上記フ
ォトレジスト22の端部が上記選択ゲート4.5上とな
るためマスク合わせ等には便宜である。This photoresist 22 is formed so as to cover the region where the storage gate is to be formed and other channel portions in the case of CMO5, and is patterned so that the regions which will be the source/drain regions are opened. At this time, the end of the photoresist 22 is on the selection gate 4.5, which is convenient for mask alignment.
(C)次に、第1図Cに示すように、上記フォトレジス
ト22及び上記選択ゲート4.5をマスクとしてイオン
注入等の方法により不純物の導入を行う。このイオン注
入により所謂セルファラインでソース・ドレイン領域と
なる不純物領域12.13に不純物の導入が行われるこ
とになる。なお、不純物の導入方法は上記イオン注入に
限定されず、他の方法でも良い。(C) Next, as shown in FIG. 1C, impurities are introduced by a method such as ion implantation using the photoresist 22 and the selection gate 4.5 as a mask. By this ion implantation, impurities are introduced into impurity regions 12 and 13 which become source and drain regions in a so-called self-line. Note that the method of introducing impurities is not limited to the above-mentioned ion implantation, and other methods may be used.
(d) 次に、m1ldに示すように、アニールにより
上記不純物領域12.13の活性化を図り、ソース・ド
レイン領域となる不純物領域を形成する。このとき、後
に記憶ゲート下に配されるべき窒化膜は未だ形成されて
おらず、従って、窒化膜がソース・ドレイン領域の形成
のための熱処理によって悪影響を受けることはない。(d) Next, as shown in m1ld, the impurity regions 12 and 13 are activated by annealing to form impurity regions that will become source and drain regions. At this time, the nitride film to be disposed later under the storage gate has not yet been formed, and therefore the nitride film is not adversely affected by the heat treatment for forming the source/drain regions.
(e)第1図eに示すように、MNO3構造となる記憶
ゲートを形成するため、記憶ゲートを形成すべき上記選
択ゲート4.5間の領域が窓明けされるフォトレジスト
23を被着する。そして、このようなフォトレジスト2
3のパターン形成後、上記酸化膜21.20は一対の選
択ゲート4.5の間の領域である記憶ゲートを形成すべ
き領域で除去され、上記半導体基板10が露出する。こ
のように上記半導体基板10が露出したところで、書き
込み・消去の際にキャリアのトンネルが起こる極めて薄
い酸化膜3が形成される。(e) As shown in FIG. 1e, in order to form a storage gate having an MNO3 structure, a photoresist 23 is deposited in which the area between the selection gates 4 and 5 where the storage gate is to be formed is opened. . And photoresist 2 like this
After forming the pattern No. 3, the oxide film 21.20 is removed in the region between the pair of selection gates 4.5 where a storage gate is to be formed, and the semiconductor substrate 10 is exposed. Where the semiconductor substrate 10 is thus exposed, an extremely thin oxide film 3 is formed in which carrier tunneling occurs during writing and erasing.
(f)続いて、第1図fに示すように、フォルシスト2
3が除去されて、窒化膜2が形成される。(f) Next, as shown in Fig. 1 f, phorcyst 2
3 is removed, and a nitride film 2 is formed.
この窒化膜2は上記記憶ゲートにかかる領域では、上記
極めて薄い酸化膜3上に形成されMNO3構造の一部と
なる。この窒化膜2は、上述のようなソース・ドレイン
領域となる不純物領域12.13の形成の後に形成され
るため、何ら上記不純物領域12.13の活性化のため
のアニール等の熱処理に影響されず、従って、熱的な歪
を生ずることはない。This nitride film 2 is formed on the extremely thin oxide film 3 in the region covering the storage gate and becomes a part of the MNO3 structure. Since this nitride film 2 is formed after forming the impurity regions 12.13 that will become the source/drain regions as described above, it is not affected by heat treatment such as annealing for activating the impurity regions 12.13. Therefore, no thermal distortion occurs.
(g)このような窒化膜2の形成後、第1図gに示すよ
うに、この窒化膜2上に多結晶半導体層として多結晶シ
リコン層24が形成される。このような多結晶シリコン
層24については、第1図gに示すように不純物を含有
していない所謂ピュアーポリシリコン層を被着して、イ
オン注入により当該多結晶シリコン層に不純物を導入す
る方法と、CVD法により多結晶シリコン層の形成と共
に不純物を含有させて行く方法がある。(g) After the formation of the nitride film 2, a polycrystalline silicon layer 24 is formed as a polycrystalline semiconductor layer on the nitride film 2, as shown in FIG. 1g. For such a polycrystalline silicon layer 24, as shown in FIG. 1g, a so-called pure polysilicon layer containing no impurities is deposited, and impurities are introduced into the polycrystalline silicon layer by ion implantation. Another method involves forming a polycrystalline silicon layer and incorporating impurities using the CVD method.
多結晶シリコン層の形成と共に不純物を含有させて行く
方法すなわち所謂DOPO3を形成する方法においては
、不純物を含有した多結晶シリコン層をCVD法により
形成するが、この形成の温度はおよそ630℃程度であ
って、従来行われていた950℃〜1000℃等のリン
等の拡散温度と比較して十分に低温である。したがって
、窒化192上に形成した多結晶シリコン層への熱処理
であっても上記窒化膜への悪影響は有効に防止されるこ
とになる。In the method of incorporating impurities while forming a polycrystalline silicon layer, that is, the method of forming so-called DOPO3, a polycrystalline silicon layer containing impurities is formed by CVD, and the temperature for this formation is approximately 630°C. This is sufficiently lower than the conventional diffusion temperature of phosphorus, etc., which is 950°C to 1000°C. Therefore, even if the polycrystalline silicon layer formed on the nitride film 192 is subjected to heat treatment, the adverse effect on the nitride film is effectively prevented.
また、第1図gに示すように、第2層目の多結晶シリコ
ン層として所謂ピュアーポリシリコン層を被着して、そ
の後イオン注入する方法においては、例えばB+ (
ボロン)、P+(リン)、As+ (砒素)等のドーパ
ントを使用してイオン注入した後、800℃〜900℃
程度の低温でアニールして当該多結晶シリコン層の活性
化を図る。この熱処理温度も同様に従来に比し十分に低
温であるため、その下部に存在する窒化膜への悪影グを
防止することができる。なお、このイオン注入は上記多
結晶シリコン層を所定の記憶ゲートとなるパターンにし
た後に行っても良い。また、Pチャンネルの場合には、
ポロンを用い、Nチャンネルの場合には砒素、リンを用
いるように、その導入する不純物を使い分けても良い。Furthermore, as shown in FIG. 1g, in the method of depositing a so-called pure polysilicon layer as the second polycrystalline silicon layer and then implanting ions, for example, B+ (
After ion implantation using dopants such as boron), P+ (phosphorus), As+ (arsenic), etc., the temperature is 800℃~900℃
The polycrystalline silicon layer is activated by annealing at a relatively low temperature. Since the temperature of this heat treatment is also sufficiently lower than that of the conventional heat treatment, it is possible to prevent an adverse effect on the nitride film existing under the heat treatment. Note that this ion implantation may be performed after the polycrystalline silicon layer is patterned into a predetermined storage gate. In addition, in the case of P channel,
The impurities to be introduced may be selectively used, such as using poron and arsenic or phosphorus in the case of an N channel.
(h)上述のように窒化膜2の上に多結晶半導体層が形
成され、更に所定の眉間絶縁膜15、配線層16等が形
成されて、第1図りに示すように、3ゲート構造を有し
MNO3構造からなるEEFROMが完成する。(h) As described above, a polycrystalline semiconductor layer is formed on the nitride film 2, and a predetermined glabella insulating film 15, wiring layer 16, etc. are formed to form a three-gate structure as shown in Figure 1. An EEFROM having an MNO3 structure is completed.
ここで、このような本実施例の製造方法に基づき製造さ
れる半導体装置について、その動作を簡単に説明すると
、先ず、情報信号の書き込み時には、選択された素子に
高電圧が供給され、キャリア(電子)を上記酸化膜3で
トンネルさせたうえで窒化膜2との界面に捕獲させ、そ
こでVth(闇値電圧)の変動を生じさせることで書き
込みが行われる。また、消去の時には、逆の電界により
ホールが注入されて情報信号の消去が行われる。このよ
うな素子の情報信号を読み出す場合には、そのvthO
差によって読み出しが可能となる。Here, to briefly explain the operation of the semiconductor device manufactured based on the manufacturing method of this embodiment, first, when writing an information signal, a high voltage is supplied to a selected element, and a carrier ( Writing is performed by tunneling electrons through the oxide film 3 and capturing them at the interface with the nitride film 2, thereby causing a change in Vth (dark voltage). Furthermore, during erasing, holes are injected by a reverse electric field and the information signal is erased. When reading the information signal of such an element, its vthO
Reading becomes possible based on the difference.
そして、本実施例にかかる半導体装置においては、ソー
ス・ドレイン領域となる不純物領域12.13の形成の
ための熱処理が窒化膜2の形成以前に行われており、従
って、上記窒化膜2は何ら熱的な影響を受けず、このた
め当該窒化膜2に熱的な歪は生じ得ない。In the semiconductor device according to this embodiment, the heat treatment for forming the impurity regions 12 and 13, which will become the source/drain regions, is performed before the formation of the nitride film 2. Therefore, the nitride film 2 is It is not affected by heat, and therefore no thermal strain can occur in the nitride film 2.
また、多結晶半導体層の形成では略900℃以下のアニ
ールを用いるため、同様に上記窒化膜2は熱的な悪影響
を受けず、読み出し回数を重ねる度に、徐々にキャリア
が注入されて行き保持されている記憶内容が変化するよ
うな弊害を防止でき、メモリー保持特性の向上を実現す
ることができる。In addition, since annealing at approximately 900° C. or lower is used to form the polycrystalline semiconductor layer, the nitride film 2 is not adversely affected by heat, and carriers are gradually injected and retained as the number of readings increases. It is possible to prevent problems such as changes in stored memory contents, and to improve memory retention characteristics.
また、マスク層となるフォトレジスト22及び上記一対
の選択ゲート4.5を用いて、セルファラインでソース
・ドレイン領域となる不純物領域の形成のための不純物
の導入が行われる。このため、微細加工が図れる等の便
宜がある。Furthermore, using the photoresist 22 serving as a mask layer and the pair of selection gates 4.5 described above, impurities are introduced to form impurity regions that will become source/drain regions in the self-line. Therefore, there are advantages such as the possibility of fine processing.
なお、上述の実施例においては、3ゲート構造を有する
EEFROMの例について説明したが、本発明はM N
OS構造を有する他のデバイスにも適用することがで
きるのは勿論である。In the above embodiment, an example of an EEFROM having a 3-gate structure was described, but the present invention
Of course, the present invention can also be applied to other devices having an OS structure.
また、一対の選択ゲートは双方同じ動作をするためのも
のとは限定されず、一方の選択ゲートは異なる動作をす
るものであっても良いことは言うまでもない。Further, it goes without saying that the pair of selection gates are not limited to both performing the same operation, and one selection gate may perform a different operation.
H0発明の効果
本発明の半導体装置の製造方法は、不純物領域形成のた
めの熱処理の際には、未だ窒化膜は被着形成されない。H0 Effects of the Invention In the semiconductor device manufacturing method of the present invention, a nitride film is not yet deposited during the heat treatment for forming the impurity region.
このため、MNO3構造を形成する窒化膜は当該熱処理
によっては何ら影響を受けない。従って、メモリー保持
機能等の特性の経時的な特性劣化を防止することができ
る。Therefore, the nitride film forming the MNO3 structure is not affected at all by the heat treatment. Therefore, it is possible to prevent characteristics such as memory retention function from deteriorating over time.
また、マスク層によりセルファラインで不純物領域の形
成のための不純物の導入を行うことができ、工程上便宜
であり、素子の高性能化を実現し得る。Further, impurities can be introduced to form an impurity region in the self-alignment line using the mask layer, which is convenient in terms of process and can improve the performance of the device.
また、多結晶半導体層の熱処理においても、窒化膜に対
する熱的な歪等を有効に防止することができる。Furthermore, thermal distortion and the like to the nitride film can be effectively prevented during heat treatment of the polycrystalline semiconductor layer.
第1図a〜第1図りは本発明の半導体装置の製造方法を
説明するためのそれぞれ断面図であり、第2図は水素ア
ニールと窒素アニールを施した場合のΔvth(闇値電
圧の変動)の経時的変化を示す特性図である。
1・・・記憶ゲート
2・・・窒化膜
3・・・酸化膜
4.5・・・選択ゲート
10・・・半導体基板
12.13・・・不純物領域
特 許 出 願 人 ソニー株式会社代理人 弁
理士 小泡 見間 田村榮
−
第1図e
第1図f
第1図9
第1図り
色相/1Vthelp(2量(V)
中子 柱 刀
第2図Figures 1a to 1 are cross-sectional views for explaining the method of manufacturing a semiconductor device of the present invention, and Figure 2 shows Δvth (variation in dark value voltage) when hydrogen annealing and nitrogen annealing are performed. FIG. 2 is a characteristic diagram showing changes over time. 1...Storage gate 2...Nitride film 3...Oxide film 4.5...Selection gate 10...Semiconductor substrate 12.13...Impurity region Patent Applicant: Sony Corporation Agent Patent Attorney Kowa Mima Ei Tamura - Fig. 1 e Fig. 1 f Fig. 1 9 1st drawing hue/1V help (2 quantity (V) Core Pillar Sword Fig. 2
Claims (1)
の下部のゲート絶縁膜が酸化膜と窒化膜とからなる半導
体装置の製造方法において、基体上に上記一対の選択ゲ
ート電極を形成する工程と、 上記一対の選択ゲート電極の間にマスク層を形成する工
程と、 上記一対の選択ゲート電極および上記マスク層をマスク
として上記基体に不純物を導入する工程と、 上記基体を熱処理し導入された不純物により不純物領域
を形成する工程と、 上記一対の選択ゲート電極の間に酸化膜を形成する工程
と、 上記酸化膜上に窒化膜を形成する工程と、 上記窒化膜上に上記ゲート電極を形成する工程とからな
る半導体装置の製造方法。[Scope of Claims] In a method for manufacturing a semiconductor device in which a gate insulating film below a storage gate electrode formed between a pair of selection gate electrodes is composed of an oxide film and a nitride film, the pair of selection gates are formed on a substrate. forming an electrode; forming a mask layer between the pair of selection gate electrodes; introducing an impurity into the base using the pair of selection gate electrodes and the mask layer as a mask; forming an impurity region using impurities introduced through heat treatment; forming an oxide film between the pair of selection gate electrodes; forming a nitride film on the oxide film; A method for manufacturing a semiconductor device, comprising the step of forming the gate electrode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13488086A JPS62291970A (en) | 1986-06-12 | 1986-06-12 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP13488086A JPS62291970A (en) | 1986-06-12 | 1986-06-12 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62291970A true JPS62291970A (en) | 1987-12-18 |
Family
ID=15138658
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13488086A Pending JPS62291970A (en) | 1986-06-12 | 1986-06-12 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62291970A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002039502A1 (en) * | 2000-10-27 | 2002-05-16 | Sony Corporation | Nonvolatile semiconductor storage device and production method therefor |
-
1986
- 1986-06-12 JP JP13488086A patent/JPS62291970A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002039502A1 (en) * | 2000-10-27 | 2002-05-16 | Sony Corporation | Nonvolatile semiconductor storage device and production method therefor |
JP2002203918A (en) * | 2000-10-27 | 2002-07-19 | Sony Corp | Nonvolatile semiconductor storage device and its manufacturing method |
US6803620B2 (en) | 2000-10-27 | 2004-10-12 | Sony Corporation | Non-volatile semiconductor memory device and a method of producing the same |
US6858497B2 (en) | 2000-10-27 | 2005-02-22 | Sony Corporation | Non-volatile semiconductor memory device and a method of producing the same |
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