JPS62291154A - セラミツク配線基板 - Google Patents

セラミツク配線基板

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Publication number
JPS62291154A
JPS62291154A JP13640686A JP13640686A JPS62291154A JP S62291154 A JPS62291154 A JP S62291154A JP 13640686 A JP13640686 A JP 13640686A JP 13640686 A JP13640686 A JP 13640686A JP S62291154 A JPS62291154 A JP S62291154A
Authority
JP
Japan
Prior art keywords
layer
wiring
main conductor
barrier layer
ceramic substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP13640686A
Other languages
English (en)
Inventor
Yuji Fujinaka
藤中 祐司
Shigetoshi Kuwamoto
桑本 茂俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP13640686A priority Critical patent/JPS62291154A/ja
Publication of JPS62291154A publication Critical patent/JPS62291154A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 3、発明の詳細な説明 〔産業上の利用分野〕 本発明はセラミック配線基板に関し、より詳細には、高
密度の回路基板、半導体パッケージ等に用いられるセラ
ミック配線基板の改良に関する。
〔従来技術〕
従来セラミック配線基板における配線パターンの形成に
当たってはグリーンシート表面に高融点金属の導体ペー
ストをスクリーン印刷法により厚膜印刷した後に焼成す
る厚膜方法が採用されている。
また、このような配線基板に対し、リードピンやヒート
シンク等の金具を取り付ける場合には、前記配線層に銀
ロウ等のロウ材でロウ付けする方法が採用されている。
近年に至り、セラミック配線基板は1.SIなどの集積
回路等と同様に配線パターンの高密度化が要求されつつ
あることから、厚膜方法に代わりイオンプレーティング
法、スパッタ法等を用いた薄膜方法が提案されている。
この薄膜方法は、具体的には、セラミック基板表面にT
i、Cr等の接着層、およびAg、(:u、Ni、Pd
等のバリア層の薄膜層をスパツタリング等によって設け
、これらの層をフォトリソグラフィによって配線パター
ンを形成したのち、主導体層としてAuメッキ層を施す
ことにより高密度の配線層を形成するものである。
〔本発明が解決しようとする問題点〕
しかしながら、このような従来の技術で、薄膜から成る
高密度の配線基板に対し、IJ  l)ピン、ヒートシ
ンク等の取付けを行う場合、種々の不都合が生じる。即
ち、上記の薄膜の導体では銀ロウ等のロウ付条件例えば
還元雰囲気、500〜1000℃の条件において、配線
層の各層間の熱膨張率の差により歪みが生じ、また各層
間で金属原子の相互熱拡散によって、各層の物性が変化
し、配線層の変色、ふくれ、はがれ等の欠陥が生してい
た。また、配線層の接着層とバリア層の組合せによって
は熱拡散方向が一方向的となりどちらかの層に空洞(カ
ーケンドールボイド)が生成され、膜強度が低下する等
の不都合が生じていた。そのためリードピン、ヒートシ
ンク等の金具の取付を必要とする半導体パッケージ等に
おける薄膜方法による配線の高密度化は困難なものであ
った。
〔問題点を解決するための手段〕
本発明者等は上記の問題に対し研究を重ねた結果、リー
トピン、ヒートシンク等の金具取付けを必要とする配線
基板の配線層として特定の材質から成る接着層、バリア
層を設け、さらに該バリア層上に主導体層を設けること
によって優れた耐熱性、膜強度を有する配線層が形成さ
れ、半導体パッケージ等の薄膜方法による配線の高密度
化が可能となることを見出した。
即ち、本発明によれば、セラミック基板上にTi。
Taの少なくとも1種から成る接着層と、W、Moの少
なくとも1種もしくはPtから成るバリア層と、主導体
層とを順次設けて成る配線層を具備したセラミック配線
基板が折供される。
以下、本発明を詳述する。
第1図は本発明におけるセラミック配線基板の配線層の
断面図である。本発明における配線層は基本的に3層構
造から成るものである。即ち、セラミック基板1上には
、イオンブレーティング法、スパッタ決算公知の気相成
長法によって接着層2およびバリア層3が設けられ、さ
らに主導体層4が設けられる。接着層2はセラミ・ツク
基板1との接着性を向上させるためのものであり、バリ
ア層3は接着層2と主導体層4間の相互拡散を防くため
に設けられるものである。
本発明によれば、接着層2としてTi、Taの少なくと
も1種の金属を用い、かつバリア層3としてW、Moの
少なくとも1種もしくはPtを用い、該バリア層3上に
主導体層4を設けることが重要である。
即ち、上記構成によれば、接着層2とバリア層3間の熱
膨張率が類似し、且つ熱拡散が生じ難い金属であること
により、金属取付時におけるロウ材等の過酷な熱処理条
件においても、各層間での歪発生、相互熱拡散が防止さ
れ、変色、ふくれ、はがれ、密着不良のない耐熱性に優
れた配線層を得ることができる。
本発明における主導体層としては、N++Au+Pt+
Pd等が挙げられる。
本発明における上述の構成のうち、好ましい形態として
は接着層2としてTiを選択し、バリア層としてMoJ
の少なくともいずれかを、また主導体層としてはNi、
八〇を特に選択することが望ましい。
本発明における配線層の各層の厚みは、各々の目的を十
分に達成し得る程度に形成されるべきであって、詳細に
は接着層が100〜2000人、特に200〜1000
人、バリア層が1000〜30,000人、特にio、
ooo〜20,000人、主導体層は1000〜50 
、000人、特に3000〜40,000人が望ましく
、配線層全体の厚みが1〜6μであることが好ましい。
本発明における配線基板の具体的な製造方法としては、
洗浄されたセラミック基板上に真空蒸着法等によって前
述した金属から成る接着層およびバリア層を順次設け、
次にフォトリソグラフィ等によって、配線パターンを形
成する。その後、バリア層上に公知のメッキ法によって
所望の主導体層を設ける。リードピン、ヒートシンク等
の金具をロウ材等により取付ける場合は、取付箇所に予
め、厚膜方法等により高融点金属層を設けておき、前述
の配線パターン形成後、あるいは主導体層の一部として
Niをメッキ法にて形成した後に高融点金属層形成部に
ロウ材によって所望の熱処理を経て取り付けることがで
きる。その後、主導体層の最外層としてNi、Au、P
t、Pd等を設けることができる。
以下、本発明を次の例で説明する。
実施例 (1)試料の作成 ■洗浄したA1□03質焼結体から成る基体表面にイオ
ンブレーティング法によって、該基板」−に接着層およ
びバリア層を第1表に従って設けた。その後、フォトリ
ソグラフィによりlX1mmのドツトパターン加工を行
い、湿式アームガス()1□/N2)雰囲気で850℃
の温度にて熱処理を行った後、メッキ法により主導体層
を設け、配線層を形成した。
(試料阻14,17,23,24.26 )■ のにお
ける接着層、バリア層形成後、主導体層の一部としてN
i層を無電解メッキ法によって設け、その後、■と同一
条件にて熱処理を行い、さらに所望によりNi以外の金
属の主導体層を設け、配線層を形成した。(試料階1〜
13.15.16.18〜20)。
(2)密着強度の測定 各試料のドツトパターン部に引張り金具を半田付した後
垂直引張強度を測定した。第1表に示す測定結果は、各
試料とも20コの同一試料におりる平均値である。
第1表 第1表から明らかなように、従来の組成から成る配線層
(1k24,25.26 )は耐熱性がほとんどなく、
引張り強度が1Kg/mm2を下回るものでほとんど実
用化できないものであった。
これらの比較例に対し、本発明の試料(ll&11乃至
隘23)はいずれもロウ付条件である還元雰囲気850
℃の条件に対し優れた耐熱性を示し、引張り強度3.0
Kg/mm2以上が達成できた。
〔発明の効果〕
以上詳述した通り、本発明のセラミック配線基板は、配
線層を前述した特定の金属から成る複合層とすることに
よって、半導体素子収納用パッケージ等のリードピン、
ヒートシンク等の金具の取付けを必要とされるような配
線基板への適用に際し、金具のロウ付時の過酷な熱処理
工程例えば、還元雰囲気での500〜1000℃の条件
において、配線層の各層間での歪み発生、相互熱拡散が
抑制されることによって、配線層の変色、ふくれ、はが
れ等を防止することができ、配線層のセラミック基板と
の密着性を向上させることができる。これにより、リー
ドピン、ヒートシンク等の金具付セラミック配線基板に
おける配線の高密度化を計ることが可能となる。
【図面の簡単な説明】 第1図は本発明における配線層の断面図である。 1・・・セラミック基板 2・・・接着層 3・・・バリア層 4・・・主導体層

Claims (2)

    【特許請求の範囲】
  1. (1)セラミック基板上にTi、Taの少なくとも1種
    から成る接着層と、W、Moの少なくとも1種もしくは
    Ptから成るバリア層と、主導体層とを順次設けて成る
    配線層を具備したセラミック配線基板。
  2. (2)前記接着層とバリア層が気相成長法によって設け
    られる特許請求の範囲第1項記載のセラミック配線基板
JP13640686A 1986-06-11 1986-06-11 セラミツク配線基板 Pending JPS62291154A (ja)

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JP13640686A JPS62291154A (ja) 1986-06-11 1986-06-11 セラミツク配線基板

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01194490A (ja) * 1988-01-29 1989-08-04 Kyocera Corp セラミック配線基板の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59167038A (ja) * 1983-03-14 1984-09-20 Hitachi Ltd 光半導体素子用サブマウントの構造

Patent Citations (1)

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Publication number Priority date Publication date Assignee Title
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