JPS62288942A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

３、発明の詳細な説明 〔発明の技術分野〕 本発明は一般にデータ処理装置に関するものであシ、更
に詳細には、たとえば、主メモリまたは補助メモリに格
納されている、−貫した規則に従って構成された複数の
データ対象（ｏｂｊｅｃｔ　）に関して演算その他のデ
ータ処理操作を行うデータ処理装置に関し、更には逐次
的あるいは選択的に各対象を評価するデータ処理装置に
関する。 〔従来技術およびその問題点〕 従来技術のデータ処理装置には、データを評価する際に
使用する二つの主要な処理方法すなわちアーキテクチャ
がある。それは直接評価方式と間接評価方式である。 従来技術の直接評価方式では、対象を評価する順序を決
めるインタープリタ・ポインタは常に直接的に対象を指
示している。つまり、インタープリタ・ポインタが対象
を指示するポインタ、すなわち、対象ポインタを指示す
ることは決してな０対象を評価する時には、その対象に
関連するコードあるいはデータが実行され、インタープ
リタ・ポインタは一連の対象中の次の対象をアドレスす
るように更新される。 従来技術の間接評価方式では、インタープリタ・ポイン
タは常に対象を指示するポインタを指示する。対象を評
価する時には、その対象に関連するコードあるいはデー
タが実行され、インタープリタ・ポインタは次のポイン
タをアドレスするように更新される。 従来技術の装置による直接評価方式では、データ対象の
間にポインタを単に混在させただけでは対象の解釈誤り
を生じ、その結果、望まれてはいない結果が得られる。 同様に、従来技術の間接方式の場合には、ポイじ゛ ンタの間に対象を単に混Ｘただけではやはり望ましくな
い結果となってしまう。 従来技術のデータ処理装置では、上述の欠陥を改善する
いくつかの試みがなされてきた。特に、直接評価方式で
は、対象の本体をポインタと解釈する概念が導入される
ことが時折あった。しかしながら、この対象はそれ自身
間接的に評価されることはできない。 従来技術の間接評価方式では、その本体を実行シーケン
スに埋め込んだ間接対象という概念がかなり標準的にな
っている。しかしながら、この概念には大きな欠点があ
る。すなわち直接評価シーケンス内にあるそのロケーシ
ョンがその構造によって固定されていて、このような対
象はこの特殊な「本体が埋込まれている間接的方法」に
よってしか評価することができない。 〔発明の目的〕 本発明は上述した従来技術の問題点を解消し、より柔軟
な評価形態を示す対象を用いるデータ処理装置を提供す
ることを目的とする。 〔発明の概要〕 上述のような典型的な従来技術に対する改良は現在実行
シーケンスの中に無差別に混在している対象と対象ポイ
ンタを正しく且つ自動的に評価する本発明のデータ処理
装置により達成される。その上、対象すべてを、直接的
または間接的に、無差別に実行することができる、これ
ら対象には一貫した規則に従った構造が与えられている
。形式の異なる対象もやはり一貫した規則に従って構成
されている。各対象は少くともプロローグ・アドレス（
ｐｒｏｌｏｇｕｅ　ａｄｄｒｅｓｓ　）と本体から構成
される。 これら二つの部分はメモリ内で隣接している。プロロー
グ・アドレスは対象の実行を記述するプロローグをアド
レスする。本体はデータである。対象のプロローグ・ア
ドレスが指示された場合、すなわちアドレスされた場合
、その対象が指示された、すなわちアドレスされたと言
う。 対象は単純対象（ｓｉｎｇｌｅ　ｏｂｊｅｃｔ）でもよ
いし複合対象でもよい。対象の本体が対象および／また
は対象ポインタの系列である場合には、この対象は複合
対象である。 対象の直接実行では、インタープリタ・ポインタは対象
のプロローグ拳アドレスを指示する。このプロローグ・
アドレスは実行する対象を直接識別するメモリ内の対象
実行のプロローグをアドレスする。対象の間接火打では
、インタープリタ・ポインタは対象ポインタを指示し、
この対象ポインタは実行されるべき対象である対象のプ
ロローグ・アドレスを指示するすなわちアドレスする。 対象ポインタはメモリ内のプロローグをアドレスしない
から、実行される対象は直接識別されるこ備えていると
いう構造の一貫性を対象に与える。 ンタープリタ・ポインタと対象ポインタがそのプロロー
グ・アドレス部分を指示することにより対象を選択的に
識別することができる。更に、インタープリタ・ポイン
タが対象ポインタを指示することができるようにする。 これにより、最少限の処理ステップで直接または間接の
対象実行のたべ対象と対象ポインタを混在させて組合せ
ることができる簡単なデータ処理装置が提供される。こ
れによりプログラムミンクを少なくしメモリを節約し、
処理のオーバーヘッドをかなね減少させることができる
。 〔発明の実施例〕 本発明では対象格納領域、および対象の実行または処理
の命令を格納する固定コード領域（ｉｍｍｏｂｉ　Ｉｅ
ｃｏｄｅ　ａｒｅａ　）が設けられる。対象および対象
ポインタは対象格納領域に一緒に無差別に格納される。 各対象は固定コード領域内のロケーションをアドレスす
るプロローグ・アドレスを備えている。各対象ポインタ
は対象格納領域内の対象をアドレスする。 固定コード領域は対象実行シーケンスを格納するプロロ
ーグと呼ばれる領域と、プロローグ・リダイレクション
（ｒｅｄｉｒｅｃｔｉｏｎ　　）　シーケンスを格納す
るもう一つの領域を備えている。対象アドレはプロロー
グ・リダイレクション・シーケンスをアドレスする。イ
ンタープリタ・ポインタは対象および対象ポインタを選
択的にアドレスする。対象がインタープリタ・ポインタ
によってアドレスされるときは、そのプロローグ・アド
レスはプロローｙ−ロケーションをアドレスし、このプ
ロローグ・ロケーションはプロローグ・リタイレクシヨ
ン・シーケンスをアドレスする。これは、いろいろな機
能を持っているが、とりわけリダイレクション・シーケ
ンスと実行シーケンスをともなう対象の直接実行を識別
し、開始する。 間接対象実行忙使用する対象ポインタは対象と入り混っ
て格納されている。各対象ポインタは特定の対象をアド
レスする。インタープリタ・ポインタが対象ポインタを
指示している場合は、特定の対象が間接的にアドレスさ
れる。すなわち、その特定の対象のプロローグ・アドレ
スが間接的にアドレスされる。その特定の対象のプロロ
ーグ・アドレスは、再び、プロローグ・ロケーションを
アドレスする。これはいろいろな機能を持っているが、
とりわけ直接対象実行とは異なっておりしかもリダイレ
クションーシーケンスをともなわない間接対象実行を識
別し、開始する。 定義 フｏ　ｏ　−ｆ・リタイレクション・シーケンス（ＰＲ
ＬＧ） プロローグΦリダイレクション・シーケンスは固定コー
ド領域つまりメモリ中の、プロローグ初期化シーケンス
（ｐｒｏｌｏｇｕｅ　１ｎｉｔｉａｌｉｚａｔｉｏｎ　
５ｅｑｕｅｎｃｅ。 Ｉｓ）によって定められる固定ロケーションにある。 プロローグ・リタイレクション・シーケンスＰＲＬＧは
インタープリタ・ポインタをマイクロプロセッサのワー
ド長だけずらすように調節することにより、ポインタを
進ませて対象の本体を通り過ぎた位置を指示させ、実行
をプロローグのデープロローグは固定コード領域つまり
メモリ内のコードの一片であり、プロローグ初期化シー
ケンス（Ｉｓ）、間接調節シーケンス（ｉｎｄｉｒｅｃ
ｔａｄｊｕｓｔｍｅｎｔ　５ｅｑｕｅｎｃｅ　、　Ａｓ
　）、およびデータ処理シーケンス（ｐｓ）を含んでい
る。 プロローグ初期化シーケンスＩｓはプロローグ・リダイ
レクション拳シーケンスＰＲＬＧのアドレスである。こ
の初期化シーケンスは２つの目的のために働く：すなわ
ち対象が直接アドレスされ実行されるときプロローグ・
リダイレクション・シーケンスＰＲＬＧを実行させるこ
と；および対象が対象ポインタを経由して間接的にアド
レスされるときプロローグ間接調節シーケンスＡｓを実
行させること。 プロローグ・データ処理シーケンス（ＰＳ）は任意の形
式の対象に対して従来どおりのデータ処理を行う。 対象 対象はプロローグ・アドレス、およびデータである本体
を含む。プロローグ・アドレスと本体は対象記憶装置す
なわちメモリの中で隣接して記憶されている。上述の固
定コード領域つまシメモリの中のプロローグは対象を対
象ポインタから識別する。 これらの対象は種々の形式のものであってよい。 これら種々の形式は、−貫した規則に従って構成されて
いるが、プロローグ・アドレスにより分類すなわち識別
されている。従って、プロローグ拳アドレス部分が等し
ければ二つの対象は同じ形式のものである。この場合に
は本体は同じ論理構造を備えていることになる。したが
って、プロローグ・アドレスは対象実行を開始すること
および対象形式を識別することの二重の目的に役立つ。 第１図は、対象記憶装置すなわちメモリ内の、プロロー
グ・アドレスと本体から成る最も単純な形態の対象を概
念的に描いたものである。第２図および第３図は対象記
憶装置すなわちメモリ内の複合対象を描いである。 ポインタ 本明細書に使用するポインタはアドレスであると定義さ
れており、ロケーション・ポインタ捷たは対象ポインタ
のいずれかである。ロケーション・ポインタはメモリ・
マツプのセグメントをアドレスし、対象ポインタは対象
をアドレスする。この区別の重要性は、後に明らかにな
るように、解釈実行（１ｎｔｅｒｐｒｅｔｉｖｅ　ｅｘ
ｅｃｕｔｉｏｎ　）を指示するインタープリタ・ポイン
タＩが、直接実行時、対象のプロローグ・アドレスをア
ドレスし、間接対象実行時には、■はそれ自身がアドレ
スである対象を特定してアドレスする対象ポインタをア
ドレスするという、対象の実行に当って明らかであム対
象中のプロローグ−アドレス部はロケーション・ポイン
タである。 インタープリタ−ポインタは、ここで使用するように、
実行中の対象中の次の対象または対象ポインタＯＰのア
ドレスである。現行対象ポインタ０（対象ポインタＯＰ
ではない）は、ここで使用するように、今実行中の現行
対象のアドレスである。 直接／間接対象実行 第２図および第３図はそれぞれ直接および間接の対象実
行の開始を示している。これらの図はメモリの対象領域
内の複合対象を描いである。これら複合対象は対象およ
び対象ポインタを無差別に混合したものから構成されて
いる。対象はすべて第１図に示すプロローグ・アドレス
と本体から構成されているが、第２図では、選択された
対象だけをこのように詳しく示しである。第２図におい
て、インタープリタ−ポインタ■は実行されるべき対象
として識別されている選択された対象のプロローグ・ア
ドレスを指示している。第３図において、インタープリ
タ・ポインタＩは実行されるベキ対象のプロローグ・ア
ドレスを指示する対象ポインタＯＰを指し、したがって
実行する対象を間接的に選択している。 後に説明するように、プログラムーカウンタは内部ルー
プの開始と呼ばれる対象実行を開始すム第２図に示すよ
うな直接対象実行では、インタープリタ・ポインタＩは
メモリの対象領域にある対象のプロローグ會アドレスを
指している。この対象は図示したプロローグ・アドレス
と本体を持っており、直接対象実行によ抄実行する対象
として識別されている。簡単に言って、内部ループは対
象領域の構成要素を逐次的または選択的に実行する解釈
機構（１ｎｔｅｒｐｒｅｔｉｖｅ　ｍｅｃｈａｎｉｓｍ
）である。 これら構成要素は対象であることもあり、あるいは対象
ポインタであることもある。前者の場合には、対象自身
は内部ループで実行される。これは直接対象実行と定義
される。後者の場合には、対象ポインタによ抄アドレス
される対象が内部ループで実行される。この後者の場合
は第３図に描いてあり、間接実行と定義される。 直接実行では、内部ループは現行対象ポインタ０を固定
メモリ内の対象のプロローグ・アドレスにセットし、対
象メモリ中のこの対象の本体を指示するようにインター
プリタ・ポインタＩをインクリメントさせる。次に内部
ループはプログラム・カウンタに、現行対象ポインタＯ
によりアドレスされた固定メモリ・ロケーションの内容
をロードする。これはその後、実行中のプロローグの残
シの部分を指示するようにインクリメントされる。 これは、もちろん、次に実行される。 間接実行の場合には、内部ループは対象ポインタを実行
している。第３図は、内部ループの開始時の、対象格納
領域つまりメモリの一部を描いたものである。ここで、
インタープリタ・ポインタ■は対象ポインタＯＰを指示
しており、対象ポインタＯＰは実行する対象のプロロー
グ・アドレスを指示している。このプロローグ書アドレ
スは対象の形式を決定する。後に説明するように、内部
ループは現行対象ポインタＯに、インタープリタ・ポイ
ンタ■により指示されている対象ポインタＯＰの内容（
つまりプロローグ・アドレス）をロードする。対象ポイ
ンタＯＰは実行されるべき対象のアドレスを持っている
。インタープリタ・ポインタ■は今度はインクリメント
されて、この対象ポインタを通過した位置を指示するよ
うになる。 またプログラム・カウンタは現行対象ポインタＯにより
アドレスされたメモリの内容、つまりプロローグ・アド
レスが、ロードされ、データ処理シーケンスを有するプ
ロローグの最初の部分を指示し、その後、インクリメン
トされて実行中のプロローグの残りを指すようになシ、
これの部分は次に、もちろん、実行される。 プロローグはすべてロケーションが固定されている。す
なわち、固定メモリ内の固定アドレスに入っているか、
あるいはマイクロコードと呼ばれる小さなプログラム・
ステップのリストにより論理的罠実現されるか、あるい
はハードウェアで実行される。 遂も１ｐメＪ１色 インタープリタ・ポインタ■、現行対象ポインタ０５お
よびプログラム・カウンタＰＣをインクリメントする際
には、個々の対象の大きさを知る必要がある。第４Ａ図
、第４Ｂ図、および第４Ｃ図は対象の大きさを決める三
つの異なる手法を示している。 第４Ａ図において、対象の大きさはプロローグだけで決
まる。 第４Ｂ図においては、対象の大きさはプロローグと対象
本体内の長さインジケータの組合せで決まる。この対象
をサイズ計数型対象（ｓｉｚｅ　ｃｏｕｎｔｅｄｏｂｊ
ｅｃｔ　）と定義する。 第４Ｃ図においては、複合対象すなわち２次対象を示し
ている。この対象の大きさは、そのプロローグに対応す
る構造を有するエンド・マーカに至るまでの（このエン
ド・マーカも含めて）当該対象を構成している対象およ
び対象ポインタから再帰的に決まる。エンド・マーカは
固定対象または対象ポインタとして定義される。 データ処理シス乞△− 第５図は本発明の現在のところ好ましい実施例を実現す
るデータ処理システムＤＰ８のブロック図である。デー
タ処理システムＤＰ８はマイクロプロセッサＭ　Ｐ％Ｒ
ＯＭ、およびＲＡＭを備えており、これらはすべてバス
Ｂにより相互に接続されている。 マイクロプロセッサＭＰは算術論理ユニットＡＬＵ、イ
ンタープリタ・ポインタＩ、現行対象ポインタ０、プロ
グラム・カウンタＰＣ１内部ＲＯＭ（ＩＲＯＭ）、およ
び内部ＲＡＭ（ＩＲＡＭ）を備えている。ｌＲＡＭには
補助レジスタＡＲと内部カウンタＩＣが設けられている
。 バスＢは、ＲＡＭ、ＲＯＭ、マイクロプロセッサＭＰ、
および入出力装置Ｉ１０の双方向接続を行つ。バスＢと
マイクロプロセッサＭＰの双方向結合は、バスＢとマイ
クロプロセッサＭＰ中のすべての要素の双方向接続を意
味する。また、マイクロプロセッサ中のすべての要素は
、マイクロプロセッサの内部で、主として制御のため、
算術論理ユニツ）ＡＬＵにより、双方向に結合されてい
る。この双方向結合により、その他、相互のアクセスを
行ない、インタープリタ・ポインタ■をインクリメント
し、現行対象ポインタ０をインクリメントする目的に用
い、プログラム・カウンタＰＣに対するロード、オフロ
ード、インクリメントを行ない、またｌＲＯＭ、ＩＲＡ
、Ｍ、その補助レジスタＡＲ，およびその内部カウンタ
ＩＣをアドレスし、アクセスする。 第５図では、作図上の便宜のため、各種資源間の空間的
には別個のものであるアドレス・リンク、書込み／読取
りリンク（Ｒ／Ｗ’）、およびデータ通信リンクを多重
化して示しである。算術論理ユニツ）　Ａ　Ｉ、　Ｕは
入力に応答して、または論理処理ステップの一部として
、要求を開始する。アドレスおよびＲ，／Ｗコマンドが
バスに乗せられてＲＯＭ／　ＲＡＭへ送られ、データが
解釈のためおよび指定サレタマイクロプロセッサ・ロケ
ーションへロードするため、返される。プログラム・カ
ウンタＰＣはデータ処理が行われている場所およびそれ
がどこへ進もうとしているかを示す。 ＲＯＭもここでは固定コード領域と言う。このＲＯＭの
部分には対象領域が入っている。頻繁に使用される対象
はＲＯＭ中の対象領域に格納される。この装置の機能は
主としてデータ処理操作に関係している。これら処理操
作は対象の評価を含んでいる。対象を評価するとは、そ
の値を返すことまたはその定義を実行することを意味し
ていへマイクロプロセッサは次の動作を行う。 １、　インタープリタ・ポインタにより指示されたロケ
ーション（データの単位を格納したり取出したりするこ
とができる主メモリまたは補助メモリの場所）の内容を
現行対象ポインタにコピーする。 （０＜−（：Ｉ〕） ２、　メモリ・ロケーション現行対象ポインタによりア
ドレスされたメモリ・ロケーションに存在する一連の命
令をデコードし、実行する。 （ＰＣ＜−［０〕） ３、インタープリタ・ポインタをアドレス語の大きさく
長さ）だけインクリメントする。この大きさは、たとえ
ば、マイクロプロセッサのワード長Ｗで表わされる。 （Ｉ＜−Ｉ＋Ｗ） ４、　インタープリタ・ポインタを現行対象ポインタに
コピーする。 （０＜−Ｉ） ５、現行対象ポインタをアドレス語の大きさだけインク
リメントする。 （０＜−〇＋Ｗ） ６、現行対象ポインタ０をｌＲＡＭ中の補助レジスタＡ
Ｒにコピーする。 （ＡＲ（−０） ７、　インタープリタ・ポインタにより指示されたロケ
ーションの内容を補助レジスタにコピーする。 （ＡＲ＜−ＣＩ　）　） ８、内部カウンタＩＣをゼロにセットする。 （ＩＣ（−０） ９、　内部カウンタＩＣをインクリメントおよびデクリ
メントする。 （ＩＣ（−ＩＣ＋１　） （ＩＣ（−ＩＣ−１） １０、内部カウンタＩＣがゼロであるか試験して、分岐
する。 （ＩＣ二〇？） １１、第９Ａ図および第９Ｂ図のフローチャートかられ
かるように、補助レジスタＡＲが指したロケーションの
値が所定の、ただし任意の集合の中のものの１つに等し
いか否かテストして分岐する。 （複合対象か？） （エンド・マーカか？） （［ＡＲ］　＝ＰＲＬＧ？） １２、上述の情報に対して非分岐、非破壊でありそのエ
ンコードは少くともアドレスの長すのセグメントを占有
し、その最初のセグメントは、アドレスと解釈されたと
き、不動コード領域を参照することができる一連のデー
タ処理操作（プロローグ初期化シーケンスと呼ぶ）を行
う。 １３、その他のデータ処理操作 ＲＯＭは好ましくは固定コード領域を構成するデータを
備えている。特に、プロローグ・リダイレクション・シ
ーケンス（ＰＲＬＧ）およびサポートされている各形式
の対象用のプロローグを備えることができる。更に対象
領域の一部を含むことができる。 ＲＡＭは好ましくはデータ処理操作中折しい対象を作り
出すことができる対象領域部分を含む。 １鷹ＬＳＤＬ 第５図のデータ処理装置の典型的な数種の機能を以下に
配す。その他の機能はこの説明が進むにつれて明らかに
なるであろう。 ０〈−〔Ｉ〕を実行するとき、次の動作が起る。 ＋１）ＡＬＵがアドレスエな読出し指令とともにバスに
乗せてＲＯＭまたはＲＡＭへ送る。 （２）　　これに応答してアドレス■にあるデータ〔■
〕がＡＬＵに読出される。 （３）ＡＬＵは受取ったばかりのデータを現行対象ポイ
ンタＯに送る（第６Ｂ図）。（第８Ａ図のデータ処理ブ
ロック２も参照のこと。）このデータは、たとえば、固
定コード・メモリ内のロケーションに対するアドレスで
あり、今度はＡＬＵによって次のように処理される。 ＰＣ（−［０］ ｍ　　ＡＬＵがアドレス０を、読出し指令とともにバス
に載せる。 （２）アドレスＯにあるデータ

〔０〕がＡＬＵに返され
、ＡＬＵはこのデータをプログラム・カウンタＰ、Ｃに
ロードする（第６Ｄ図）。（第８Ａ図のデータ処理ブロ
ック４を参照。）このデータは直接対象実行のりダイレ
クション実行シーケンス用アドレス（第６Ｄ図）か、ま
たは間接対象実行のアドレス（第７Ｄ図）である。 算術論理ユニツ）ＡＬＵは０＜−ＣＩ〕を実行した後、
インター・ブリタ・ポインタＩをマイクロプロセッサの
ワード長だけインクリメントして（Ｉ（−Ｉ＋Ｗ）、選
択された対象の本体を指示する（第６Ｃ図）。（第８Ａ
図のデータ処理ブロック３も参照のこと。） 第６八図ないし第６Ｅ図、第７Ａ図ないし第７Ｅ図、第
８八図ないし第８Ｄ図、および第９Ａ図と第９Ｂ図は本
発明の好ましい実施例による実行シーケンスを示してい
る。これらの図はデータ処理装置が行う対象実行シーケ
ンスの重要なステップの他に各対象実行シーケンスにお
けるデータ処理装置の必須要素の構成も示している。こ
の独特なプロセスと処理装置の構成は従来のマイクロプ
ロセッサで実現することができることは明らかである。 インタープリタ・ポインタ■、現行対象ポインタ０、お
よび対象ポインタＯＰを使用して本発明の対象を評価す
る際の特定のシーケンスと特定のステップは、本発明を
実施する際に選択されるマイクロプロセッサの形式によ
って変る。 第６Ａ図ないし×第６Ｅ図および第７八図ないしメ第７
Ｅ図は対象を実行するときの重要なステップを示してい
る。これらの図で、インタープリタ・ポインタ■は矢印
で示した対象領域のメモリ・ロケーションをアドレスす
る。現行対象ポインタＯは、第５図に示すＲＡＭ中の対
象領域内かあるいは第５図に示すＲＯＭ中の固定コード
領域の対象領域のメモリ・ロケーションをアドレススム
プログラム・カウンタＰＣは、矢印で示したように、Ｒ
ＯＭの固定コード領域内のメモリ・ロケーションをアド
レスする。簡単化のため、インタープリタ・ポインタ■
、現行対象ポインタＯ１またはプログラム・カウンタＰ
Ｃの一つによりアドレスサれたロケーションが構造の残
りの部分と無関係であるかまたは特に図示しなくともこ
の残りの部分かられかるときは、アドレスされたロケー
ションを示す矢印を省略することにする。 対象領域の代表的セグメントをこれら各図に示しである
。特に対象０１．０２、および０３および対象ポインタ
ＯＰから成るシーケンスを示しである。第１の対象０１
はプロローグ・アドレスＰ１と本体Ｂ１から成るデータ
・セグメントから構成されており、本体Ｂ１の構造はプ
ロローグ拳アドレスＰ１がアドレスしているプロローグ
Ｐ４によって決まる。第２および第３の対象０２と０３
は同様にプロローグ・アドレスＰ２とＰ３、および本体
Ｂ２とＢ３を備えてお抄、その構造はプロローグ・アド
レスＰ２およびＰ３の両者がアドレスしているプロロー
グＰ５によって決まる。プロローグ・アドレスＰ１から
プロローグＰ４への矢印、プロローグ・アドレスＰ２、
Ｐ３からプロローグＰ５への矢印はこれらプロローグ・
アドレスによりアドレスされる固定コード領域内のロケ
ーションを表わしている。 ＲＯＭ内の固定コード領域の代表的セグメントもこれら
の図に示しである。特に、プロローグ・リダイレクショ
ン・シーケンスＰＲＬＧと二つのプロローグＰ４および
Ｐ５を示しである。最初のプロローグＰ４はプロローグ
初期化シーケンス■８４、間接調整シーケンスＡ８４、
およびデータ処理シーケンスＰＳ４を備えている。同様
に、第２のプロローグＰ５はプロローグ初期化シーケン
スＩＳ５、間接調節シーケンスＡＳ５、およびデータ処
理シーケンスＰ８５を備えている。 プロローグ初期化シーケンスＩＳ４およびＩｓ５からプ
ロローグ・リダイレクション・シーケンスＰＲＬＯへの
破線の矢印が意味しているのは、プログラム・カウンタ
ＰＣが、間接対象実行の場合のように、プロローグ初期
化シーケンスＩ８４または■Ｓ５のどちらかを指すよう
にセントされるならば、プロローグ実行シーケンスが実
行されることを示すということである。一方、プログラ
ム・カウンタＰＣに、直接対象実行の場合のように、プ
ロローグ初期化シーケンスＩ８４またはプロローグ？７
１期化シーケンスＩ８５のいずれかの内容がロードされ
れば、プログラム・カウンタＰＣはプロローグ・リダイ
レクション・シーケンスＰＲＬＧを指示し、とのＰＲＬ
Ｇが次に実行される。 内部ループ・データ処理機能はこれら各図のデータ処理
シーケンスＰＳ４およびＰＳ５に示されている。それら
は ０＜−ＣＩ］ Ｉ（−Ｉ＋Ｗ ＰＣ〈−〔Ｏ〕 である。 これら個々の内部ループ機能の実行については第５図に
関連して上に説明したが、今後第６Ａ図に関連して説明
する。 直接対象実行シーケンス 第６Ａ図は直接実行の初期状態を示している。 特に、インタープリタ・ポインタＩはメモリＲＡＭまた
はＲＯＭ（第５図）のどちらかの対象領域内の対象０１
のプロローグ・アドレスＰ１を指している。プロローグ
・アドレスＰ１はプロローグＰ４のプロローグ初期化シ
ーケンスＩＳ４をアドレスする。算術論理ユニツ）ＡＬ
Ｕの制御下にあるプログラム・カウンタはプロローグＰ
４中の１０＜−ＣＩ’３Ｊを指示する。これにより第６
Ｂ図かられかるように、Ｉ’Ｓ４を指しているアドレス
〔Ｉ〕の現行対象ポインタ０へのロードが始まる。 第６Ｂ図は直接対象実行における最初のステップを示し
ており、第６Ｂ図でＰｌと記してありインタープリタ・
ポインタＩで指示されたメモリ・ロケーションの内容Ｃ
Ｉ］が現行対象ポインタＯにロードされている。これを
破線で示しである。その結果、この場合は、現行対象ポ
インタＯがプロローグＰ４のプロローグ初期化シーケン
スＩ８４をアドレスするつまり指示することになる。算
術論理ユニツ）ＡＬＵはプログラム・カウンタＰＣをイ
ンクリメントしてプロローグＰ４中の［Ｉ　（−Ｉ　＋
ＷＪを指示し、これによりインタープリタ・ポインタ■
をマイクロプロセツサのワード長だけインクリメントす
る。 第６Ｃ図は直接対象実行の第２のステップを示しており
、インタニプリタ参ポインタＩがメモリ・ロケーション
Ｐ１を通り過ぎた位置を指示するようにインクリメント
され、今は第１の対象０１０本体Ｂ１を指示している。 算術論理ユニツ）ＡＬｔＪはプログラムｅカウンタＰＣ
をインクリメントしてプロローグＰ４中の「ＰＣ〈−〔
Ｏ〕」を指すようにする。 第６Ｄ図は直接実行の第３のステップを示す。 ここでは、算術論理ユニットＡＬＵは命令　ＰＣ＜−［
：０１　　に応答して現行対象ポインタＯが指示してい
るプロローグ初期化シーケンス・メモリ・ロケーション
■Ｓ４の内容

〔０〕をプログラム・カウンタＰＣにロー
ドする。その結果、プログラム・カウンタＰＣは今度は
プロローグ・リダイレクション・シーケンスＰＲＬＧを
アドレスしているすなわち指示しているので、このプロ
ローグ・リダイレクション・シーケンスが実行される。 第６Ｅ図は直接実行の第４の、そして最後のステップを
示しており、プロローグ・リダイレクション・シーケン
スの実行の結果が示されている。 特に、インタープリタ・ポインタＩは対象０１の本体Ｂ
ｌを超えた位置を指示するようにインクリメントされて
おり（第８Ｂ図の処理ブロック９）、したがって対象領
域中で次に位置している対象ポインタＯＰを指示する。 インタープリタ・ポインタＩのこの指示によって直接対
象実行に関する処理活動が始まることはない。現行対象
カウンタＯは今度は対象０１０本体Ｂ１を指し、プログ
ラム・カウンタＰ’ＣはプロローグＰ４のデータ処理シ
ーケンスＰＳ４を指示する。ここで本体Ｂ１のデータの
処理が始する。 第７Ａ図ないし第７Ｅ図は間接対象実行シーケンスを示
している。これらの図で、第７Ａ図はインタープリタ・
ポインタ■が対象ポインタＯＩ−’（これは対象０３の
プロローグ拳アドレスＰ３を指示している）を指してい
る初期状態を示している。 直接対象実行の場合のように、ここでもプログラム・カ
ウンタＰ（４ｒＯ＜−［Ｉ　ＩＪの実行を開始するが、
このｒＯ＜−［Ｉ　〕Ｊは対象０３によってアドレスさ
れるプロローグＰ５中にある。 第７Ｂ図は間接対象実行の第１のステップを示す。算術
論理ユニットＡＬＵは、実行シーケンス０＜−ＣＩ’ｌ
ｌに応答して、現在、対象ポインタｏＰのプロローグ・
アドレスＰ３を指示しているアドレスである内容〔■〕
を、破線で示したように、現行対象ポインタＯにロード
する。その結果、現行対象ポインタＯが対象０３のプロ
ローグ・アドレスＰ３を指示する。プログラム・カウン
タＰＣがインクリメントされ、プロローグＰ５中の［■
＜−Ｉ＋ＷＪの実行を開始する。 第７Ｃ図は間接対象実行の第２のステップを示す。イン
タープリタ・ポインタ■は、算術論理ユニットＡＬＵに
より１．実行シーケンスＩ（−Ｉ−１−Ｗに応答してイ
ンクリメントされることにより、対象ポインタＯＰのメ
モリ・ロケーションを通す過ぎて、今や対象０２のプロ
ローグ・アドレスＰ２を指示している。対象０３の処理
に関しては、このインタープリタ・ポインタＩのインク
リメント処理からはこれ以上の動作は生じない。プログ
ラム−カウンタＰＣがインクリメントされ、プロローグ
Ｐ５中のｒＰＣ＜−ＣＯ〕Ｊの実行が開始される。 第７Ｄ図は間接対象実行の第３ステツプを示も算術論理
ユニットＡＬＵは、実行シー　’ｙ−：ｙ　スｐ　Ｃ＜
−［０］に応答して、プロローグ・アドレスＰ３（これ
は

〔０〕である）をプログラム・カウンタＰＣにロード
する。その結果１．プログラム・カウンタＰＣは今度は
プロローグＰ５のプロローグ初期化シーケンス■Ｓ５を
指し、そのプロローグ実行シーケンスが実行される。 第７Ｅ図は間接対象実行の第４のステップを示すもので
、プロローグ初期化シーケンスＩＳ５を実行した結果を
示している。特に、現行対象ポインタＯはプロローグ・
アドレスＰ３を通り過ぎた位置を指示するようにインク
リメントされているので今や対象０３０本体Ｂ３を指示
している。プログラム・カウンタｐｃＦｉインクリメン
トされていて、今やプロローグＰ５のデータ処理シーケ
ンスＰＳ５を指している。これで本体Ｂ３のデータ処理
が始まる。 データ処理のフローチャート 第８Ａ図ないし第８Ｄ図および第９Ａ図、第９Ｂ図は本
発明によるデータ処理装置の動作のフローチャートであ
る。データ処理操作のうちの本発明に関連する部分だけ
をこれらの図に略示しである。それ以外の、性格上従来
とウシのデータ処理操作は図示してない。第８八図ない
し第８Ｄ図および第９Ａ図、第９Ｂ図のフローチャート
は本発明を実施する際に利用する重要なステップの好ま
しい実施例を描いたものである。 第８Ａ図ないし第８Ｄ図は本発明による、０獣複合、直
接、および間接の対象実行に関係する動作のフローチャ
ートを示す。これは反復実行ループであるから、そのエ
ントリを第６Ａ図および第７Ａ図に示したものと一致す
るように規定しである。 初期処理段階（内部ループ） 第８Ａ図はフローチャートの最初の部分を示す。 ここで規約上のエントリ・ポイントが結合子Ｃ１にある
。最初の処理ブロック２で、インタープリタ・ポインタ
■によりアドレスされたメモリ・ロケーションＰ１の内
容〔■〕は、第５図に関連して説明したように、算術論
理ユニッ）　Ａ、　Ｌ　Ｕの制御下で、現行対象ポイン
タＯにロードされる。第２の処理ブロック３で、インタ
ープリタ・ポインタ■はマイクロプロセッサＭＰのワー
ド長Ｗだけインクリメントされる。第３の処理ブロック
４で、プログラム・カウンタＰＣに、現行対象ポインタ
０によりアドレスされたメモリ・ロケーションの内容〔
０〕がロードされる。上述の例において代直接対象実行
ではこのメモリ・ロケーションはＩＳ４であり、間接対
象実行ではこのメモリ・ロケーションはＰ３である。直
接対象実行の場合には、このことはプロローグ・リダイ
レクション・シーケンスＰＲＬＧが次に実行される（〔
０〕がＰＲＬＧをアドレスする（第６Ｄ図））ことを意
味する。 他方間接対象実行の場合には、これはプロローグ初期化
シーケンスＩＳｓが次に実行される（

〔０〕がＡ８５を
アドレスする（第７Ｄ図））ことを意味する。この状況
を結合子Ｃ５とＣ６で示しである。 接実行） 第８Ｂ図はプロローグ・リダイレクション争シーケンス
ＰＲＬＧの動作を示しており、第６八図ないし第６Ｅ図
の直接対象実行を扱っている。このシーケンスには第８
Ａ図の結合子Ｃ２から結合子Ｃ２を経て入る。最初の処
理ブロック７で、現行対象ポインタＯの値が補助レジス
タＡＲ（第５図）にロードされる。この値を便宜上Ｏ′
と呼ぶ。 第２の処理ブロック８で、インタープリタ・ポインタ■
の値が対象ポインタＯにロードされる。この値は今や対
象０１０本体を指示している（第６Ｅ図）。第３の処理
ブロック９で、インタープリタ・ポインタ■はインクリ
メントされることにより、対象の本体を通り過ぎた位置
を指示する。これは第６Ｅ図からもわかる。この動作は
補助レジスタＡＲ中の値αに基いている。このプロセス
を示すフローチャートを第９Ａ図および第９Ｂ図に示し
てあり、更に説明することにする。第４の処理ブロック
１０で、プロローグ初期化シーケンスが実行されなかっ
たという事実に対して調節を行なうのに必要な動作が行
われる。これらの性質は従来技術と同様であり、そのプ
ロローグに割当てられたプロローグ動作の細目に強く左
右される。 結合子Ｃ４は処理ブロック１０を第８Ｄ図のデータ処理
ブロック１７に接続する。 プロローグの動作（間接実行） 第８Ｃ図はプロローグの動作を示す。このシーケンスに
は、間接実行の場合に、第８Ａ図の結合子Ｃ３から結合
子Ｃ３を経て入る。最初の処理ブロック１３で、プロロ
ーグ初期化シーケンスカ行われる（第７Ｄ図）。これの
性質は従来技術と同様であり、マイクロプロセッサＭＰ
の細部の動作に強く依存する。第２の処理ブロック１４
で、現行対象ポインタ０はインクリメントされて、現在
アドレスしているメモリーロケーションを通り過ぎた位
置を指示するようになる（第７Ｅ図）。実行はプロロー
グにより割当てられたデータ処理動作を用いて継続する
。結合子Ｃ４は処理ブロック１４を第８Ｄ図の処理ブロ
ック１７へ接続する。 第８Ｄ図は対象実行シーケンスの最終部分を示す。ここ
へは、直接対象実行の場合第８Ｂ図の結合子Ｃ４から、
また間接対象実行の場合第８Ｃ図の結合子Ｃ４から、結
合子Ｃ４を経て入る（第６Ｅ図および第７Ｅ図）。この
シーケンスでは、プロローグ（ＰＳ４またはＰＳ５）に
１１当てられた従来のデータ処理操作は処理ブロック１
７により行われ、実行は第８Ａ図の結合子Ｃ１から規約
上のエントリ・ポイントに戻る。 □処訓７’ｏ乙之子□− 第９Ａ図および第９Ｂ図のフローチャートは第８Ｂ図の
処理ブロック９の操作を具体化したプログラムを示す。 この処理ブロック９では、補助レジスタＡＲに格納され
ているαと呼ばれるＯの値に基いて、対象本体を通り過
ぎた位置を指示するようにインタープリタ・ポインタエ
をインクリメントする。このプログラムへはエントリ・
ポイント１９を経て入る。最初のステップとして、処理
ブロック２０で、内部カウンタＩＣ（第５図）を０にセ
ットする。次に、判断ブロック２２で、プログラムは、
補助レジスタＡＲ内の値σをテストしてこれが複合プロ
ローグをアドレスしているか否か確認する。補助レジス
タＡＲ内の値αが複合プロローグをアドレスしていない
場合には、プログラムはインタープリタ・ポインタ■を
以下の場合分けに従ってインクリメントする：すなわち
０′が固定した大きさの対象（第４Ａ図）を示している
プロローグをアドレスしている場合にはその固定した大
きさだけインクリメントする；あるいは、０′がサイズ
計数型対象（第４Ｂ図）を示すプロローグをアドレスし
ている場合にはインタープリタ・ポインタ■が現在アド
レスしている長さインジケータから計算される大きさで
決まる量だけインクリメントする（処理ブロック２５）
。次にプログラムは内部カウンタＩＣがゼロであるか否
かテストする（判断ブロック２７）。内部カウンタＩＣ
がゼロである場合には、プログラムは出口端末ブロック
２８から出る。ゼロでない場合にはプログラムの実行は
第９Ｂ図の結合子Ｃ７に継続する。 判断ブロック２２でのテストにより、補助レジスタＡＲ
内の値Ｏ′が複合プロローグをアドレスしていない場合
には、内部カウンタＩＣがインクリメントされ（処理ブ
ロック２３）、プログラムの実行は処理ブロック２３か
ら第９Ｂ図の結合子Ｃ７に継続される。 上述した終結しない２つの場合のいずれにおいても、プ
ログラムは次に、処理ブロック３１で示したように、補
助レジスタＡＲにインタープリタ・ポインタＩがアドレ
スしているメモリ・ロケーションの内容〔■〕をロード
する。次に処理ブロック３２で示したように、インター
プリタ・ポインタＩを、このメモリーロケーションを通
り過ぎた位置を指示するようにインクリメントする。プ
ログラムは次に、判断ブロック３３でわかるように、補
助レジスタＡＲが複合対象のエンド・マーカをアドレス
しているか否かテストする。補助レジスタＡＲの内容Ｃ
Ｉ’）がエンド拳マーカをアドレスしている場合には、
プログラムは、処理ブロック３４かられかるように、カ
ウンタをインクリメントし、第９Ａ図の結合子Ｃ６にそ
の実行を継続する。補助レジスタＡＲの内容が、判断ブ
ロック３３でテストしたとき、エンド・マーカをアドレ
スしていない場合には、プログラムは、判断ブロック３
６で示すように、補助レジスタＡＲが対象ポインタでは
なく対象をアドレスしているか否かテストする。すなわ
ち、補助レジスタの値αによりアドレスされるメモリ・
ロケーション０の内容〔■〕が、その内容

〔０〕がプロ
ローグ・リダイレクション拳シーケンスＰＲＬＧのアド
レスであるメモリ・ロケーションＩＳ４をアドレスして
いれば、補助レジスタＡＲは対象をアドレスしている。 そうでない場合には対象ポインタＯＰをアドレスしてい
る。補助レジスタＡＲの内容が対象をアドレスしている
場合には、プログラムは第９Ａ図の結合子Ｃ５に継続す
る。判断ブロック３６で確認したとき、補助レジスタＡ
Ｒが対象をアドレスしていない場合には、プログラムは
処理ブロック３１から再実行される。 そのプロローグ初期化シーケンスがプロローグ−リタイ
レクション・シーケンスＰＲＬＧと対象実行のためのマ
イクロプロセッサ実行命令を含むプロローグを備えてい
るということは、直接および間接の双方の対象を特徴と
する特徴である。 第４Ａ図ないし第４Ｃ図に明示しであるようへ一貫した
規則に従った対象はメモリ内で隣接して置かれているプ
ロローグ・アドレスと本体を有し更に自身の大きさの定
義を有している。この定義は、第４Ａ図に示されるよう
にプロローグ・アドレスで規定される場合、第４Ｂ図に
示されるようにプロローグ・アドレスと長さインジケー
タにより規定される場合、第４Ｃ図に示されるように計
算することができる場合がある。このような−頁選択的
、または飛越し対象実行を可能とする。これによりプロ
グラムの量と記憶装置すなわちメモリ空間が共に最小限
となり、プロセッサのオーバーヘッドが節約される。解
釈実行において、対象の実行（直接実行）とは対象のプ
ロローグの実行であり、対象ポインタで指示されている
ものの実行（間接実行）とは、指示されているもののプ
ロローグによって指示されているものの実行であ本本発
明の好ましい実施例と本発明を実施する最良の態様とを
述べるにあたり、特定の構成例と手順をここに提示した
が、当業者には構成と手順の双方の変形を本発明の教示
の精神と範囲との中で行うことができることがわかるで
あろう。 本発明は定義されている対象に関して行なわれる算術演
算、記号的演算、およびその他のデータ処理演算を行な
うデータ処理装置に適用できる。 〔発明の効果〕 以上説明したように、本発明によれば、対象の直接実行
と間接実行を自由に混在させることができるという効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例で用いられる対象の構造の一
例を示す図、第２図は対象の直接実行の概念を説明する
図、第３図は対象の間接実行の概念を説明する図、第４
Ａ図ないし第４Ｃ図は本発明の一実施例における対象の
大きさの求め方について説明する図、第５図は本発明の
一実施例のデータ処理装置のブロック図、第６人図ない
し第６Ｅ図は本発明の一実施例における対象の直接実行
のステップを説明する図、第７Ａ図ないし第７Ｅ図は本
発明の一実施例における対象の間接実行のステップを説
明する図、第８Ａ図ないし第８Ｄ図は第６八図ないし第
６Ｅ図および第７八図ないし第７Ｅ図に示すステップを
更に説明するためのフローチャート、第９Ａ図および第
９Ｂ図は本発明の一実施例におけるインタープリタ・ポ
インタのインクリメント処理を説明するためのフローチ
ャートである。 Ｉ：インタープリタ・ポインタ、 ０：現行対象ポインタ、 ＰＣニブログラム・カウンタ、 工Ｃ：内部カウンタ、 ＡＲ：補助レジスタ、 ＭＰ：マイクロ争プロセッサ、 ０１〜０３：対象、 Ｐ１〜Ｐ３：プロローグ−ポインタ、 Ｂ１〜Ｂ３：本体、 ＯＰ：対象ポインタ、 ＰＲＬＧ：プロローグ拳すダイレクション・シーケンス
、 Ｐ４．Ｐ５：プロローグ、 ＩＳＡ　、ＩＳ５：プロローグ初期化シーケンス、ＡＳ
４．Ａ８５：間接調節シーケンス、Ｐ８４．ＰＳ５：デ
ータ処理シーケンス。 ＦＩＧ　　４ＲＦＩＧ　　４Ｂ ＦＩＧ　　４Ｃ 己１ ［１］ ｖ、２ ＦＩＧ　８Ｂ　　　　　　”” ［３］ ＦＩＧ　　８Ｃ ［４］ ［１］ ＦＩＧ　　８Ｄ

Claims (1)

1. 【特許請求の範囲】 対象を記憶する対象メモリと、 対象実行メモリと、 前記対象をアドレスする手段 を設け、 前記対象は前記対象実行メモリ中のロケーションを指示
   する内容を有する前記対象実行メモリ中の他のロケーシ
   ョンを指示するロケーション・アドレスを含み、 前記手段によりアドレスされた対象の前記ロケーション
   ・アドレスによつて指示されるロケーションの内容によ
   つて更に指示されるロケーションをアドレスする データ処理装置。