JPS62286707A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS62286707A JPS62286707A JP61130644A JP13064486A JPS62286707A JP S62286707 A JPS62286707 A JP S62286707A JP 61130644 A JP61130644 A JP 61130644A JP 13064486 A JP13064486 A JP 13064486A JP S62286707 A JPS62286707 A JP S62286707A
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- JP
- Japan
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- wafer
- dicing
- semiconductor
- grinding
- saw
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Grinding Of Cylindrical And Plane Surfaces (AREA)
- Processing Of Stones Or Stones Resemblance Materials (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
３、発明の詳細な説明
本発明は、プレーナ形素子のように一面よりの選択拡散
により所定の導電形の領域を形成した半導体単結晶から
なるウェハの他面をロータリサーフェスグラインダなど
を用いて研削することによリウエハを所定の厚さまで薄
＜シたのち、ダイシングによってウェハをチップに分割
して製造される半導体素子の製造方法に関する。
により所定の導電形の領域を形成した半導体単結晶から
なるウェハの他面をロータリサーフェスグラインダなど
を用いて研削することによリウエハを所定の厚さまで薄
＜シたのち、ダイシングによってウェハをチップに分割
して製造される半導体素子の製造方法に関する。
半導体ウェハにウェハプロセスを施す場合、厚さが薄い
と取扱いに不便であるため、ある程・度の厚みを持った
ウェハのままでその一面を鏡面にし、その面から不純物
を導入して所定の導電形の領域を所定の深さに形成した
のち、ウェハの他面を研削して最終的な厚さにすること
が行われる。他面側にも、例えば支持板とのオーム接触
のための不純物導入層を全面拡散によって形成すること
があるが、このような層は濃度分布あるいは深さの素子
特性に及ぼす影響が一面側に選択拡散で形成される領域
に比してそれほど厳密を要しないので、研削分を見込ん
だ深さの層として形成しておけば支障がない。 しかし、半導体ウェハの厚さをできるだけ短時間で制御
するためロータリサーフェスグラインダのような研削装
置を用いて研削した場合、研削したあとの仕上がり面に
、通称ソーマークと呼ばれる数−の段差が生ずる。この
あと、このウェハをチップ分割工程のダイシング時に、
切断面と段差の交わるチップ周辺において欠けが生ずる
という現象が起きる欠点があワた。
と取扱いに不便であるため、ある程・度の厚みを持った
ウェハのままでその一面を鏡面にし、その面から不純物
を導入して所定の導電形の領域を所定の深さに形成した
のち、ウェハの他面を研削して最終的な厚さにすること
が行われる。他面側にも、例えば支持板とのオーム接触
のための不純物導入層を全面拡散によって形成すること
があるが、このような層は濃度分布あるいは深さの素子
特性に及ぼす影響が一面側に選択拡散で形成される領域
に比してそれほど厳密を要しないので、研削分を見込ん
だ深さの層として形成しておけば支障がない。 しかし、半導体ウェハの厚さをできるだけ短時間で制御
するためロータリサーフェスグラインダのような研削装
置を用いて研削した場合、研削したあとの仕上がり面に
、通称ソーマークと呼ばれる数−の段差が生ずる。この
あと、このウェハをチップ分割工程のダイシング時に、
切断面と段差の交わるチップ周辺において欠けが生ずる
という現象が起きる欠点があワた。
本発明は、厚さ制御のための一面の研削、を行った際に
生ずるソーマークに基づくダイシング時のチップ欠けを
防止した半導体素子の製造方法を提供することを目的と
する。
生ずるソーマークに基づくダイシング時のチップ欠けを
防止した半導体素子の製造方法を提供することを目的と
する。
本発明は、半導体ウェハの一面に半導体単結晶へき開面
にほぼ中央において接するソーマークが生ずるように研
削を行うたのち、そのソーマークのほぼ中央において接
する接線に平行な締および直交する線を切断線とするダ
イシングを行うもので、これにより結晶へき開面に沿っ
た切断面がソーマークと斜めに交わることがないため、
チップ欠けが発生せず、上述の目的が達成される。
にほぼ中央において接するソーマークが生ずるように研
削を行うたのち、そのソーマークのほぼ中央において接
する接線に平行な締および直交する線を切断線とするダ
イシングを行うもので、これにより結晶へき開面に沿っ
た切断面がソーマークと斜めに交わることがないため、
チップ欠けが発生せず、上述の目的が達成される。
以下図を引用して本発明の一実施例について説明する。
第２図はロータリサーフェスグラインダによる裏面研削
後の研削面を示し、何れもシリコンウェハ１の一面にソ
ーマーク２が生じている。これらのソーマーク２は図ｔ
ａ＋と−）では湾曲方向が逆であるが、いずれもウェハ
のシリコン単結晶のへき開面、例えば（１１０）面に平
行に形成されたオリエンチーシランフラット３に平行な
線に中央において接するように研削停行われている。研
削は、互いに交差するソーマークが生ずることのないよ
うに行うことが必要である。このような研削は、シリコ
ン単結晶に形成されたオリエンチーシランフラット面を
用いて研削装置に位置合わせすることにより容易にでき
る。 第１図は、ダイシング時の切断方向を示すもので、グイ
サーのブレードの方向４および５は、第２図（この場合
は第２図（ａ））のように生じたソーマーク２に中央に
おいて接する方向およびそれに直交する方向であり、こ
のことは切断が直交するＱＩＯ）へき開面で行われるこ
とを意味する。そしてこの切断面はソーマーク２の段差
に平行または垂直に近いため、段差に基づくチップの欠
けの発生がなくなる。
後の研削面を示し、何れもシリコンウェハ１の一面にソ
ーマーク２が生じている。これらのソーマーク２は図ｔ
ａ＋と−）では湾曲方向が逆であるが、いずれもウェハ
のシリコン単結晶のへき開面、例えば（１１０）面に平
行に形成されたオリエンチーシランフラット３に平行な
線に中央において接するように研削停行われている。研
削は、互いに交差するソーマークが生ずることのないよ
うに行うことが必要である。このような研削は、シリコ
ン単結晶に形成されたオリエンチーシランフラット面を
用いて研削装置に位置合わせすることにより容易にでき
る。 第１図は、ダイシング時の切断方向を示すもので、グイ
サーのブレードの方向４および５は、第２図（この場合
は第２図（ａ））のように生じたソーマーク２に中央に
おいて接する方向およびそれに直交する方向であり、こ
のことは切断が直交するＱＩＯ）へき開面で行われるこ
とを意味する。そしてこの切断面はソーマーク２の段差
に平行または垂直に近いため、段差に基づくチップの欠
けの発生がなくなる。
本発明によれば、半導体ウェハの厚さ制御のための研削
時に生ずるソーマークがほぼ中央においてへき開面に接
するようにすることにより、へき開面に平行にダイシン
グした場合、ソーマークの段差が切断面にほぼ平行にな
るかまたはほぼ直交するため、ダイシング時のチップ欠
けを防止することができる０本発明は、ハーフカット、
フルカット双方に対して荷動であるが、特にフルカット
の場合に得られる効果が大きい。
時に生ずるソーマークがほぼ中央においてへき開面に接
するようにすることにより、へき開面に平行にダイシン
グした場合、ソーマークの段差が切断面にほぼ平行にな
るかまたはほぼ直交するため、ダイシング時のチップ欠
けを防止することができる０本発明は、ハーフカット、
フルカット双方に対して荷動であるが、特にフルカット
の場合に得られる効果が大きい。
第１図は本発明の一実施例のダイシング方向を示す平面
図、第２図は本発明の一実施例における研削後のソーマ
ークを示す平面図である。 １：シリコンウェハ、２；ソーマーク、３ニオつ ｔｓ２図
図、第２図は本発明の一実施例における研削後のソーマ
ークを示す平面図である。 １：シリコンウェハ、２；ソーマーク、３ニオつ ｔｓ２図
Claims (1)
- １）一面よりの選択拡散により所定の導電形の領域を形
成した半導体単結晶からなるウェハの他面を研削して所
定の厚さにしたのち、ダイシングによってウェハをチッ
プに分割する方法において、研削を前記半導体ウェハの
他面に半導体結晶へき開面にほぼ中央において接するソ
ーマークが生ずるように行ったのち、ダイシングをソー
マークのほぼ中央において接する接線に平行な線および
直交する線を切断線として行うことを特徴とする半導体
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61130644A JPS62286707A (ja) | 1986-06-05 | 1986-06-05 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61130644A JPS62286707A (ja) | 1986-06-05 | 1986-06-05 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62286707A true JPS62286707A (ja) | 1987-12-12 |
Family
ID=15039180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61130644A Pending JPS62286707A (ja) | 1986-06-05 | 1986-06-05 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62286707A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199757A (ja) * | 1988-01-30 | 1989-08-11 | Tokin Corp | ｃ砥石を用いたＰｂＭｏＯ４単結晶の研削加工方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579549U (ja) * | 1978-11-25 | 1980-05-31 | ||
| JPS59186344A (ja) * | 1983-04-06 | 1984-10-23 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS60155358A (ja) * | 1984-01-23 | 1985-08-15 | Disco Abrasive Sys Ltd | 半導体ウエ−ハの表面を研削する方法及び装置 |
-
1986
- 1986-06-05 JP JP61130644A patent/JPS62286707A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5579549U (ja) * | 1978-11-25 | 1980-05-31 | ||
| JPS59186344A (ja) * | 1983-04-06 | 1984-10-23 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS60155358A (ja) * | 1984-01-23 | 1985-08-15 | Disco Abrasive Sys Ltd | 半導体ウエ−ハの表面を研削する方法及び装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199757A (ja) * | 1988-01-30 | 1989-08-11 | Tokin Corp | ｃ砥石を用いたＰｂＭｏＯ４単結晶の研削加工方法 |
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