JPS62274292A

JPS62274292A - 時刻装置

Info

Publication number: JPS62274292A
Application number: JP61118095A
Authority: JP
Inventors: Masashi Nagasawa; 長澤　正氏
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-05-22
Filing date: 1986-05-22
Publication date: 1987-11-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明〔産業上の利用分野〕本発明は情報処理装置に搭載される時刻装置に関するも
のである。

〔従来の技術〕

複数の情報処理装置から構成されるシステムに於いては
、各情報処理装置それぞれにクロック信号を発生する発
振器とクロック信号に従って計時動作を行なう時計回路
とからなる時刻装置を設けるのが従来一般的であった。

しかし、各情報処理装置それぞれに時刻装置を設けたの
では、各発振器の精度差等により各時刻装置の時刻を一
致させること、即ち各時計装置を同期化させることは困
難である。尚、複数の情報処理装置から構成されるシス
テムに於いては、例えば、オンライン処理をしている一
方の情報処理装置の障害により他方の情報処理装置へそ
のオンライン処理を引継がせることが行なわれるが、各
情報処理装置の時刻装置の時刻が一致していないと、時
刻処理を引継げない不都合が生じる。

そこで、基準クロック信号を発生する主時刻装置を設け
、この基準クロック信号を各時刻装置の時計回路に加え
て各時刻装置の時刻を一致させようとするということも
提案されたが、この方法では主時刻装置に障害が発生し
た場合、各情報処理装置内の時刻装置が全く動作しなく
なってしまう問題がある。

また、このような問題を解決するため、主時刻装置か、
ら各情報処理装置内の時刻装置に基準クロック及び主時
刻装置の基準クロックの有効性を示すクロック有効信号
を送るようにし、且つ各時刻装置内にクロック信号を発
生する発振器とクロック有効信号に基づいて主時刻装置
からの基準クロックと発振器からのクロック信号との内
の何れか一方を時計回路に加える切替回路とを設け、ク
ロック有効信号が主時刻装置が正常であることを示して
いる間は主時刻装置からの基準クロック信号を時計回路
に加え、クロック有効信号が主時刻装置が正常に動作し
ていないことを示している間は発振器からのクロック信
号を時計回路に加えるようにすることが提案されている
（例えば、特願昭５８−２０２６１４号）。

〔発明が解決しようとする問題点〕

上述したような構成をとることにより、主時刻装置に障
害が発生した場合に於いても、各情報処理装置内の時刻
装置に計時動作を続行させることが可能になるが、次の
ような問題点があった。即ち、上述した従来例は主時刻
装置からの基準クロック信号と内部の発振器からのクロ
ック信号とを切替えるために、基準クロック信号を伝送
する信号線以外にクロック有効信号を伝送する信号線が
必要となる問題があった。また、更に、前記２本の信号
線の内、基準クロック信号を伝送する信号線のみが切断
した場合、切替回路による切替動作が行なわれないので
、計時動作が停止してしまう問題もある。

本発明は前述の如き問題点を解決したものであり、その
目的は主時刻装置と各情報処理装置内の時刻装置との間
の配線数を減少させると共に、主時刻装置に障害が発生
した場合、確実に内部クロックに従った計時動作を実行
できるようにすることにある。

Ｃ問題点を解決するための手段〕本発明は前述の如き問題点を解決するため、情報処理装
置に搭載される時刻装置に於いて、主時刻装置からの第
１のクロック信号が入力され、中心周波数が前記第１の
クロック信号の周波数近傍に設定されたフェーズロック
ドループ回路と、該フェーズロックドループ回路の出力信号によりトリガ
されると所定時間パルスを出力する再トリガ可能な単安
定マルチバイブレータと、第２のクロック信号を出力す
るクロック発生回路と、前記単安定マルチパイプレークの出力信号に基づいて前
記フェーズロックドループ回路の出力信号と前記クロッ
ク発生回路から出力される第２のクロック信号との内の
何れか一方を時計回路に加える信号切換回路とを設けた
ものである。

〔作　用〕

主時刻装置が正常に動作し、且つ主時刻装置と時刻装置
とを接続するケーブル等が切断していない場合は、第１
のクロック信号の周波数はフェーズロックドループ回路
の同期周波数範囲内にあるので、フェーズロックドルー
プ回路の出力信号は第１のクロック信号と同一のものと
なり、単安定マルチバイブレータの出力信号は常に第１
の状態となる。これに対して、主時刻装置に異常が発生
した場合或いは主時刻装置と時刻装置とを接続するケー
ブル等が切断した場合は、第１のクロック信号の周波数
はフェーズロックドループ回路の同期周波数範囲外とな
り、フェーズロックドループ回路の出力信号は一定値と
なり、単安定マルチバイブレータはトリガされなくなる
ので、その出力は常に第２の状態になる。即ち、単安定
マルチパイプレークの出力信号はフェーズロックドルー
プ回路から第１のクロック信号が出力されているか否か
を示すことになる。従って、単安定マルチパイプレーク
の出力信号に基づいて切替回路を制御することにより、
従来例のようにクロック有効信号を用いずとも第１のク
ロック信号と第２のクロック信号とを切替えることが可
能となる。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の実施例のブロック図、第２図は本発明
に係る時刻装置と主時刻装置との接続関係を示したブロ
ック図である。゛本発明に係る時刻装置Ｆ３１〜３３は第２図に示すよう
に情報処理装置２１〜２３に搭載されており、信号＆１
４１〜４３を介して主時刻装置ｌから第１のクロック信
号が加えられ、同期運転している。

また、時刻装置３１は第１図に示すように、信号線４１
を介して主時刻装置ｌから加えられる第１のクロック信
号を受信する受信回路６と、フェーズロックドループ（
ＰＬＬ）回路７と、信号切替回路８と、再トリガ可能な
単安定マルチパイプレーク９と、単安定マルチバイブレ
ータ９のパルス出力時間を設定する時定数回路１０と、
第２のクロック信号を出力するクロック発生回路１１と
、時計回路１６とから構成され、中央処理装置等の上位
装置５と信号線１７により接続されている。尚、時刻装
置３２．３３も時刻装置３１と同一の構成を有するもの
である。

主時刻装置ｌからの第１のクロック信号は信号線４１．
受信回路６及び信号線１２を介してフェーズロックドル
ープ回路７に加えられる。フェーズロックドループ回路
７は位相比較器７１と、ローパスフィルタ（Ｌ、Ｐ、Ｆ
）７２と、中心周波数が第１のクロック信号の周波数近
傍に設定された電圧制御発振器（ＶＣＯ）７３とから構
成され、信号線４１を介して受信した第１のクロック信
号の周波数が電圧制御発振器７３の可変範囲内の場合は
その出力信号１３は受信した第１のクロック信号と同一
となり、受信した第１のクロック信号の周波数が電圧制
御発振器７３の可変範囲外の場合は一定値となる。

また、再トリガが可能な単安定マルチパイプレーク９は
フェーズロックドループ回路７の出力信号１３の立上が
り、或いは立下がりにトリガされ、トリガされた時点か
らその出力信号１４を所定時間ｔだけ論理＠１″にする
ものであり、そのパルス出力時間、即ち前記時間ｔは時
定数回路１０によって設定されるものである。尚、この
場合、パルス出力時間はフェーズロックドループ回路７
の最小同期周波数の周期よりも僅かに長く設定されてい
るものである。従って、単安定マルチパイプレーク９の
出力信号１４は主時刻装置１が正常に動作し、第１のク
ロック信号の周波数がフェーズロックドループ回路７の
同期周波数範囲内にある場合、は論理“ｌ”となり、主
時刻装置ｌに異常が発生し、第１のクロック信号の周波
数がフェーズロックドループ回路７の同期周波数範囲外
となった場合は論理“Ｏ゛となる。

また、信号切替回路８はフェーズロックドループ回路７
の出力信号１３とクロック発生回路１１から出力される
第２のクロック信号との内の何れか一方を選択して時計
回路１６に加えるものであり、ノット回路８１を介して
加えられる単安定マルチバイブレータ９の出力信号１４
を一方の入力としクロック発生回路１１から出力される
第２のクロック信号を他方の入力とするアンド回路８２
と、単安定マルチバイブレータ９の出力信号１４を一方
の入力としフェーズロックドループ回路７の出力信号を
他方の人力とするアンド回路８３と、アンド回路８２と
アンド回路８３との出力信号の論理和を取るオア回路８
４とから構成されている。

従って、主時刻装置ｌが正常に動作し、第１のクロック
信号の周波数がフェーズロックドループ回路７の同期周
波数範囲内である場合は、フェーズロックドループ回路
７の出力信号１３（この場合第１のクロック信号と等し
い周波数となる）がアンド回路８３、オア回路８４及び
信号！１５を介して時計回路１６に加えられることにな
り、主時刻装置１に電源切断、障害等の異常が発生し、
第１のクロック信号の周波数がフェーズロックドループ
回路７の同期周波数範囲外となった場合はクロック発生
回路１１からの第２のクロック信号がアンド回路８２、
オア回路８４及び信号線１５を介して時計回路１６に加
えられることになる。即ち、時計回路１６は主時刻袋Ｗ
ｌが正常に動作している場合はフエーズロックドループ
回路７の出力信号１３、即ち第１のクロック信号に従っ
て計時動作を行ない、主時刻装置ｌに異常が発生した場
合はクロック発生回路１１から出力される第２のクロッ
ク信号に従って計時動作を行なうことになる。

〔発明の効果〕

以上説明したように、本発明は、主時刻装置からのクロ
ック信号がフェーズロックドループ回路の同期周波数範
囲内であるか否かを単安定マルチバイブレータにより検
出するようにし、その検出結果に基づいて信号切替回路
を制御するようにしたものであり、従来例のようにクロ
ック有効信号が必要でないので、主時刻装置と情報処理
装置に搭載されている時刻装置との間の信号線数を従来
例に比較して減少させることができる利点がある。

また、本発明は従来例のようにクロック有効信号を伝送
する信号線とクロック信号を伝送する信号線との内、ク
ロック信号を伝送する信号線のみが切断することによる
誤動作の虞れはない。即ち、主時刻装置と情報処理装置
に搭載されている時刻装置との間の信号線が切断された
場合、確実に内部クロック（第２のクロック信号）によ
る計時動作を実行することができる利点がある。また、
更に、本発明は第１のクロック信号をフェーズロックド
ループ回路を介して時計回路に人力するようにしている
ものであるから、ノイズ等の影響により主時刻装置から
のクロックが欠落した場合に於いても正しいクロック信
号を時計回路に加えることができる利点がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図及び、第２図は主
時刻装置と本発明に係る時刻装置との接続関係を示すブ
ロック図である。図に於いて、１・・・主時刻装置、５・・・上位装置、
６・・・受信回路、７・・・フェーズロックドループ回
路、８・・・信号切替回路、９・・・単安定マルチバイ
ブレータ、１０・・・時定数回路、１１・・・クロック
発生回路、２１〜２３・・・情報処理装置、３１〜３３
・・・時刻装置、４１〜４３・・・信号線、７１・・・
位相比較器、７２・・・ローパスフィルタ、７３・・・
電圧制御発振器、８１・・・ノット回路、８２゜８３・
・・アンドゲート、８４はオア回路。

Claims

【特許請求の範囲】情報処理装置に搭載される時刻装置に於いて、主時刻装
置からの第１のクロック信号が入力され、中心周波数が
前記第１のクロック信号の周波数近傍に設定されたフェ
ーズロックドループ回路と、該フェーズロックドループ回路の出力信号によりトリガ
されると所定時間パルスを出力する再トリガ可能な単安
定マルチバイブレータと、第２のクロック信号を出力するクロック発生回路と、前記単安定マルチバイブレータの出力信号に基づいて前
記フェーズロックドループ回路の出力信号と前記クロッ
ク発生回路から出力される第２のクロック信号との内の
何れか一方を時計回路に加える信号切換回路とを備えた
ことを特徴とする時刻装置。