JPS62272326A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS62272326A JPS62272326A JP61116770A JP11677086A JPS62272326A JP S62272326 A JPS62272326 A JP S62272326A JP 61116770 A JP61116770 A JP 61116770A JP 11677086 A JP11677086 A JP 11677086A JP S62272326 A JPS62272326 A JP S62272326A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- address
- parity
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004913 activation Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明はマイクロプログラム制御装置に関し、特に、そ
のエラー検出方式に関するものである。
のエラー検出方式に関するものである。
し従来の技術〕
近年、制御メモリに格納されるマイクロプログラムのパ
ッチの容易化のために、制御メモリから読み出されたマ
イクロ命令を保持するマイクロ命令レジスタの内容を、
初期設定時にロードさｎたデータにより解読するメモリ
デコーダを採用するマイクロプログラム制御装置が多く
なっている。
ッチの容易化のために、制御メモリから読み出されたマ
イクロ命令を保持するマイクロ命令レジスタの内容を、
初期設定時にロードさｎたデータにより解読するメモリ
デコーダを採用するマイクロプログラム制御装置が多く
なっている。
従来、この種のマイクロプログラム制御装置に対するエ
ラー検出は、マイクロ命令レジスタに対してに行われて
いたが、上記のようなメモリデコーダに対しては無策の
ま＼放置されている。
ラー検出は、マイクロ命令レジスタに対してに行われて
いたが、上記のようなメモリデコーダに対しては無策の
ま＼放置されている。
（発明が解決しようとする問題点〕
しかしながら、メモリデコーダの大規模化に伴なって、
メモリデコーダ内のアドレッシング回路が複雑化してき
ており、上述した従来装置においては、アクセスしたと
おりのメモリデコーダのアドレスが正しく読み出さｎた
ことの保証が無いため、装置動作の信頼性上不安である
という問題点がある。
メモリデコーダ内のアドレッシング回路が複雑化してき
ており、上述した従来装置においては、アクセスしたと
おりのメモリデコーダのアドレスが正しく読み出さｎた
ことの保証が無いため、装置動作の信頼性上不安である
という問題点がある。
本発明のマイクロプログラム制御装置に、複数のマイク
ロ命令を格納する制御メモリと、この制御メモリから読
み出されたマイクロ命令を保持するマイクロ命令レジス
タと、マイクロ命令レジスタの内容を初期設定時にロー
ドされたメモリにより解読するメモリデコーダと、制御
メモリのアドレスに１を加算する加算回路と、この加算
回路の出力を保持するインクリメントレジスタと、マイ
クロ命令レジスタの内容の一部とインクリメントレジス
タの内容を切替えて制御メモリのアドレスとするアドレ
ス切替回路を備え、メモリデコーダのアドレスのパリテ
ィを生成するパリティ生成回路と、メモリデコーダから
読み出さ几たアドレスに対応するパリティビットとを比
較するパリティ比較回路と、外部起動信号にニジ上記イ
ンクリメントレジスタをリセットし前記アドレス切替回
路をインクリメントレジスタ側に固定することにより制
御メモリの全ワード’ｔ ｌ１ｍ１次読み出すスキャン
リード手段とを設けたことを特徴とする。
ロ命令を格納する制御メモリと、この制御メモリから読
み出されたマイクロ命令を保持するマイクロ命令レジス
タと、マイクロ命令レジスタの内容を初期設定時にロー
ドされたメモリにより解読するメモリデコーダと、制御
メモリのアドレスに１を加算する加算回路と、この加算
回路の出力を保持するインクリメントレジスタと、マイ
クロ命令レジスタの内容の一部とインクリメントレジス
タの内容を切替えて制御メモリのアドレスとするアドレ
ス切替回路を備え、メモリデコーダのアドレスのパリテ
ィを生成するパリティ生成回路と、メモリデコーダから
読み出さ几たアドレスに対応するパリティビットとを比
較するパリティ比較回路と、外部起動信号にニジ上記イ
ンクリメントレジスタをリセットし前記アドレス切替回
路をインクリメントレジスタ側に固定することにより制
御メモリの全ワード’ｔ ｌ１ｍ１次読み出すスキャン
リード手段とを設けたことを特徴とする。
矢に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
本実施例は制御メモリ１．マイクロ命令レジスタ２．イ
ンクリメントレジ虫タ３．切替回路４゜加算回路５．エ
ラー検出回路６．パリティ生成回路７．メモリデコーダ
８．パリティ比較回路９、エラーインディケータ１０．
メモリデコーダ読み出しレジスタ１１およびスキャンリ
ード制御回路１２を有している。
ンクリメントレジ虫タ３．切替回路４゜加算回路５．エ
ラー検出回路６．パリティ生成回路７．メモリデコーダ
８．パリティ比較回路９、エラーインディケータ１０．
メモリデコーダ読み出しレジスタ１１およびスキャンリ
ード制御回路１２を有している。
ζて、複数のマイクロ命令を格納する制御メモｌ７１ｆ
ｌ、結１１０１でマイクロ命令レジスタ２に接続されて
いる。マイクロ命令レジスタ２の一部分は矢に実行すべ
きマイクロ命令が格納されている制御メモリ１のアドレ
スを示して結線１０２で切替回路４に接続さｎ１マイク
ロ命令レジスタ２の残りの部分は演算の史行の制御を示
しており結線１０３でメモリデコーダ８に接続さｎてい
る。
ｌ、結１１０１でマイクロ命令レジスタ２に接続されて
いる。マイクロ命令レジスタ２の一部分は矢に実行すべ
きマイクロ命令が格納されている制御メモリ１のアドレ
スを示して結線１０２で切替回路４に接続さｎ１マイク
ロ命令レジスタ２の残りの部分は演算の史行の制御を示
しており結線１０３でメモリデコーダ８に接続さｎてい
る。
メモリデコーダ８のアドレスに対応するフィールドは結
線１０４でパリティ生成回路７に接続され、そこで生成
されたパリティに結線１０５でパリティ比較回路９に導
かれている。
線１０４でパリティ生成回路７に接続され、そこで生成
されたパリティに結線１０５でパリティ比較回路９に導
かれている。
−万−メモリデコーダ８の読み出されたアドレスに対応
するパリティが結線１０６でパリティ比較回路９に接続
されている。このパリティに、メモリデコーダ８にデー
タを初期設定するときに、′ｔ１！込まれるアドレスに
対応して外部から供給されたものである。パリティ比較
回路９の出力は結線１０７でエラーインディケーｊ！１
０に接続されている。
するパリティが結線１０６でパリティ比較回路９に接続
されている。このパリティに、メモリデコーダ８にデー
タを初期設定するときに、′ｔ１！込まれるアドレスに
対応して外部から供給されたものである。パリティ比較
回路９の出力は結線１０７でエラーインディケーｊ！１
０に接続されている。
インクリメントレジスタ３の出力に結線１０８で切替回
路４に接続さｆ’Ｌ％切替回路４の出力は結線１０９で
制御メモリ１と加算回路５に接続ざルている。加算回路
５は切替回路４の出力に１を加える機能を持ち、結線１
１０でインクリメントレジスタ３に接続される。インク
リメントレジスタ３は制御メモリ１から読み出されてい
るマイクロ命令のアドレスに１を加えた値を保持してい
る。
路４に接続さｆ’Ｌ％切替回路４の出力は結線１０９で
制御メモリ１と加算回路５に接続ざルている。加算回路
５は切替回路４の出力に１を加える機能を持ち、結線１
１０でインクリメントレジスタ３に接続される。インク
リメントレジスタ３は制御メモリ１から読み出されてい
るマイクロ命令のアドレスに１を加えた値を保持してい
る。
以上のような構成で本実施例の動作を説明する。
外部起動信号１１２にエクスキャンリードカ指示さルる
と、スキャンリード制御回路１２は、結線１１１を通じ
てマイクロ命令の指示とは無関係にインクリメントレジ
スタ３をリセットし、切替回路４がインクリメントレジ
スタ３のデータを選択するように切替える。
と、スキャンリード制御回路１２は、結線１１１を通じ
てマイクロ命令の指示とは無関係にインクリメントレジ
スタ３をリセットし、切替回路４がインクリメントレジ
スタ３のデータを選択するように切替える。
この結果、制御メモリ１のアドレスはＯ番地から順次＋
１されて読み出され、制御メモリ１の読み出しデータが
マイクロ命令レジスタ２にセットされエラー検出回路６
にエフエラーチェックされる。
１されて読み出され、制御メモリ１の読み出しデータが
マイクロ命令レジスタ２にセットされエラー検出回路６
にエフエラーチェックされる。
また、メモリデコーダ８のアドレスのパリティヲハリテ
ィ生成回路７で生成しメモリデコーダ８から読み出され
たアドレスのパリティとパリティ比較回路９でパリティ
を比較し、不一致の場合エラーインディケータ１０をセ
ットする。
ィ生成回路７で生成しメモリデコーダ８から読み出され
たアドレスのパリティとパリティ比較回路９でパリティ
を比較し、不一致の場合エラーインディケータ１０をセ
ットする。
以上説明したように１本発明は、初期設定時にメモリデ
コーダにロードされたデータを全ワード読み出してアド
レスパリティエラーチェックをすることにより、供用前
にメモリデコーダのアドレッシング回路のエラー検出を
行うことが可能となり装置の信頼性を向上する効果があ
る。
コーダにロードされたデータを全ワード読み出してアド
レスパリティエラーチェックをすることにより、供用前
にメモリデコーダのアドレッシング回路のエラー検出を
行うことが可能となり装置の信頼性を向上する効果があ
る。
第１図は本発明の一実施例を示すブロック図である。
１・・・・・・制御メモリ、２・・・・・・マイクロ命
令レジスタ％ ３・−・・・・インクリメントレジスタ
、４・・・・・・切替回路、５・−・・・・加算回路、
６・・・・・・エラー検出回路、７・・・・・・パリテ
ィ生成回路、８・・・・・・メモリデコーダ、９・・・
・・・パリティ比較回路、１０・・・・・・エラーイン
ディケータ、１１・・・・・・メモリデコーダ読み出し
レジスタ、１２・・・・・・スキャンリード制御回路。 ５・パ−“
令レジスタ％ ３・−・・・・インクリメントレジスタ
、４・・・・・・切替回路、５・−・・・・加算回路、
６・・・・・・エラー検出回路、７・・・・・・パリテ
ィ生成回路、８・・・・・・メモリデコーダ、９・・・
・・・パリティ比較回路、１０・・・・・・エラーイン
ディケータ、１１・・・・・・メモリデコーダ読み出し
レジスタ、１２・・・・・・スキャンリード制御回路。 ５・パ−“
Claims (1)
- 【特許請求の範囲】 複数のマイクロ命令を格納する制御メモリと、この制御
メモリから読み出されたマイクロ命令を保持するマイク
ロ命令レジスタと、 前記マイクロ命令レジスタの内容を初期設定時にロード
されたデータにより解読するメモリデコーダと、 前記制御メモリのアドレスに１を加算する加算回路と、 該加算回路の出力を保持するインクリメントレジスタと
、 前記マイクロ命令レジスタの内容の一部と前記インクリ
メントレジスタの内容を切替えて前記制御メモリのアド
レスとするアドレス切替回路を備えたマイクロプログラ
ム制御において、 前記メモリデコーダのアドレスのパリティを生成するパ
リティ生成回路と、 前記メモリデコーダから読み出されたアドレスに対応す
るパリティビットと前記パリティ生成回路出力とを比較
するパリティ比較回路と、 外部起動信号により前記インクリメントレジスタをリセ
ットし前記アドレス切替回路をインクリメントレジスタ
側に固定することにより前記制御メモリの全ワードを順
次読み出すスキャンリード手段とを設け、前記メモリデ
コーダにロードされた全ワードのアドレッシングエラー
の検出をする機能を有することを特徴とするマイクロプ
ログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116770A JPS62272326A (ja) | 1986-05-20 | 1986-05-20 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61116770A JPS62272326A (ja) | 1986-05-20 | 1986-05-20 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62272326A true JPS62272326A (ja) | 1987-11-26 |
Family
ID=14695296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61116770A Pending JPS62272326A (ja) | 1986-05-20 | 1986-05-20 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62272326A (ja) |
-
1986
- 1986-05-20 JP JP61116770A patent/JPS62272326A/ja active Pending
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