JPS62271010A - クロツクチエツク回路 - Google Patents
クロツクチエツク回路Info
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- JPS62271010A JPS62271010A JP10659787A JP10659787A JPS62271010A JP S62271010 A JPS62271010 A JP S62271010A JP 10659787 A JP10659787 A JP 10659787A JP 10659787 A JP10659787 A JP 10659787A JP S62271010 A JPS62271010 A JP S62271010A
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- Japan
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- clock
- circuit
- signal
- signals
- circuits
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- 230000005856 abnormality Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
〔概要〕
クロック分配回路の末端に配置される例えばプリント板
単位の各回路ユニットにクロックが入る都度応動するク
ロック応動回路を設け、各クロック応動回路の出力は共
通の比較回路に入力され。
単位の各回路ユニットにクロックが入る都度応動するク
ロック応動回路を設け、各クロック応動回路の出力は共
通の比較回路に入力され。
各回路ユニットへのクロックに欠落又は凝似パルスの付
加があった場合、比較回路で比較し、クロックの異状を
検知してクロック信号により同期化された電子計算機シ
ステムの正常動作を監視するようにしたクロックチェッ
ク回路である。
加があった場合、比較回路で比較し、クロックの異状を
検知してクロック信号により同期化された電子計算機シ
ステムの正常動作を監視するようにしたクロックチェッ
ク回路である。
本発明は電子回路の動作をクロック信号により同期化せ
しめて実行するシステム、特に電子計算機システムにお
いて、クロックの欠落により生ずる障害を防止するため
クロック信号により動作するユニット回路においてのク
ロックの正常さをチェックする回路に係る。
しめて実行するシステム、特に電子計算機システムにお
いて、クロックの欠落により生ずる障害を防止するため
クロック信号により動作するユニット回路においてのク
ロックの正常さをチェックする回路に係る。
最近電子計算機により複雑かつ正確な各種の信号処理が
おこなわれているが、このようなシステムにおいての制
御手段として基準クロック信号を発生し、そのシステム
の要素回路に対して基準クロック信号自体を与えるか又
は基準クロック信号の倍数または分数周波数に変換して
与えるごとによりシステム全体の動作を整然と同期化制
御している。
おこなわれているが、このようなシステムにおいての制
御手段として基準クロック信号を発生し、そのシステム
の要素回路に対して基準クロック信号自体を与えるか又
は基準クロック信号の倍数または分数周波数に変換して
与えるごとによりシステム全体の動作を整然と同期化制
御している。
従来これらクロック信号の正確、安定な動作に関しては
多くの発明、考案がなされて来た。
多くの発明、考案がなされて来た。
しかるに、これらクロック信号がクロック分配回路によ
り分配されて、末端の回路ユニットに正確に付与されて
いることを確認する回路または方法に関する提案はなか
った。
り分配されて、末端の回路ユニットに正確に付与されて
いることを確認する回路または方法に関する提案はなか
った。
しかも、現実にクロックが回路障害等により欠落したり
、又は付加されて、処理中のデータが変化したり又はシ
ステム全体の同期がずれたりして収拾出来なくなる事故
が発生している。
、又は付加されて、処理中のデータが変化したり又はシ
ステム全体の同期がずれたりして収拾出来なくなる事故
が発生している。
本発明はクロック発生回路より発止されるクロックがク
ロック分配回路を介して供給されるような装置において
、かかる装置の末O:この回路ユニットにおいてクロッ
クの状態を監視し9回路ユニットに与えられるクロック
の異常を発見した場合には直ちに検出できるようにして
装置の正常な動作を維持せんとすることを目的とするも
ので、この目的は本発明によればクロック発生回路より
発生されるクロックにより回路全体の動作を同期化する
装置において、クロック分配回路の末端に配置された各
回路ユニット内に設けられクロックが入る都度応動する
クロック応動回路と、複数の回路ユニットに共通に設け
られ、各クロック応動回路の出力を入力し、各入力値を
比較し、不一致を検出したときにエラー信号を発生する
比較回路とからなることを特徴とするクロックチェック
回路によって達成される。
ロック分配回路を介して供給されるような装置において
、かかる装置の末O:この回路ユニットにおいてクロッ
クの状態を監視し9回路ユニットに与えられるクロック
の異常を発見した場合には直ちに検出できるようにして
装置の正常な動作を維持せんとすることを目的とするも
ので、この目的は本発明によればクロック発生回路より
発生されるクロックにより回路全体の動作を同期化する
装置において、クロック分配回路の末端に配置された各
回路ユニット内に設けられクロックが入る都度応動する
クロック応動回路と、複数の回路ユニットに共通に設け
られ、各クロック応動回路の出力を入力し、各入力値を
比較し、不一致を検出したときにエラー信号を発生する
比較回路とからなることを特徴とするクロックチェック
回路によって達成される。
即ち本発明によれば末端の各回路ユニット内にクロック
応動回路が設けられ、これはそれに入力されるクロック
に応動し、これ等のクロック応動回路の出力は共通の比
較回路に入力され、比較されるようになっているため、
各回路ユニット内に入るクロックが欠落するか又は擬似
クロックが加わったことによって相違すると、比較回路
で検知され、システムの停止を直ちに行うことができる
。
応動回路が設けられ、これはそれに入力されるクロック
に応動し、これ等のクロック応動回路の出力は共通の比
較回路に入力され、比較されるようになっているため、
各回路ユニット内に入るクロックが欠落するか又は擬似
クロックが加わったことによって相違すると、比較回路
で検知され、システムの停止を直ちに行うことができる
。
以下9図面を用いて本発明の一実施例について説明する
。
。
図において図示せぬクロック発生回路より出力されたク
ロックがクロック分配回路1に入力され。
ロックがクロック分配回路1に入力され。
クロックCLとして出力されクロック′!lA2及び2
′を経由してユニット回路3及び3′ (通常プリント
板に所用素子を搭載したもので7本閏において図中にそ
れぞれPTI、PT2と図示しである)に与えられてい
る。
′を経由してユニット回路3及び3′ (通常プリント
板に所用素子を搭載したもので7本閏において図中にそ
れぞれPTI、PT2と図示しである)に与えられてい
る。
図においては簡略化して負荷回路としてはレジスタのみ
を記しであるが、実際にはあらゆる回路素子が用いられ
得る。
を記しであるが、実際にはあらゆる回路素子が用いられ
得る。
本発明の回路は1例えばクロック応動回路としてJ−に
フリップフロップ回路51.5□及び比較回路6より構
成されるものであって、且つクロック応動回路としての
J−にフリップフロップ回路51.5□に入力すべき論
理“1”信号SLを発止する回路及びエラー信号SEを
受けて以後の処理を行う回路は共用とする。
フリップフロップ回路51.5□及び比較回路6より構
成されるものであって、且つクロック応動回路としての
J−にフリップフロップ回路51.5□に入力すべき論
理“1”信号SLを発止する回路及びエラー信号SEを
受けて以後の処理を行う回路は共用とする。
J−にフリソプフロンプ回路51.5□自体は電子回路
に常用さており、公知であるから、その動作の詳細な説
明は略して1本発明の回路における動作を述べると1本
実施例の装置が動作を開始すると、J−にフリップフロ
・ノブ回路55,5□には信号SLとクロック線2及び
2′を経由してクロックCLが入力される。
に常用さており、公知であるから、その動作の詳細な説
明は略して1本発明の回路における動作を述べると1本
実施例の装置が動作を開始すると、J−にフリップフロ
・ノブ回路55,5□には信号SLとクロック線2及び
2′を経由してクロックCLが入力される。
このクロックCLの入力に従い、且つ信号SLとしての
論理“1”の存在を条件としてフリップフロップ5.と
5□は公知の如く時系列的に信号Ql及びQ2を発生す
る。
論理“1”の存在を条件としてフリップフロップ5.と
5□は公知の如く時系列的に信号Ql及びQ2を発生す
る。
この出力信号のQl とQ2とでは、正常動作の際は同
一であるため、比較回路6はエラー信号SEを発しない
。
一であるため、比較回路6はエラー信号SEを発しない
。
もしユニット回路3又は3′の何れかに入力するクロッ
クCLが欠落するか又は外乱又は内乱により擬似CLが
発生して余分なりロックCLが入力するとQ、とQ2の
信号が異なるため比較回路6は入力不一致の結果エラー
信号SEを発生し。
クCLが欠落するか又は外乱又は内乱により擬似CLが
発生して余分なりロックCLが入力するとQ、とQ2の
信号が異なるため比較回路6は入力不一致の結果エラー
信号SEを発生し。
従来その装置又は回路に設けられたエラー処理シーケン
スを起動せしめる。
スを起動せしめる。
本実施例においてはクロック応動回路としてJ−にフリ
ップフロップ回路によるチェック回路を用いて説明を行
ったが、勿論他のフリップフロップ回路、カウンター回
路、マルチバイブレーク回路等入力に対して順次対応す
る信号を発生する回路であればクロック応動回路として
適宜選定使用出来る。
ップフロップ回路によるチェック回路を用いて説明を行
ったが、勿論他のフリップフロップ回路、カウンター回
路、マルチバイブレーク回路等入力に対して順次対応す
る信号を発生する回路であればクロック応動回路として
適宜選定使用出来る。
以上述べた如く9本発明によればM単な付加回路により
、従来行われていなかった末端の回路ユニットに対して
クロック信号のチェックが実施出来るので、装置動作の
信頼性同上に寄与すると共に、しばしばハードウェアテ
ストの際行われるマニュアルクロックモード又はシング
ルクロックモードの使用に際しても、万一クロックにズ
レが生じているユニットがあれば1本発明の回路により
発見出来るので修正処置が行える等その効果多大である
。
、従来行われていなかった末端の回路ユニットに対して
クロック信号のチェックが実施出来るので、装置動作の
信頼性同上に寄与すると共に、しばしばハードウェアテ
ストの際行われるマニュアルクロックモード又はシング
ルクロックモードの使用に際しても、万一クロックにズ
レが生じているユニットがあれば1本発明の回路により
発見出来るので修正処置が行える等その効果多大である
。
図は本発明の一実施例のブロック回路図である。
図中、1はクロック分配回路であり、2.2’はクロツ
タ線、3.3’はユニット回路、4は回路素子、5..
5zはクロック応動回路としてのJ−にフリップフロッ
プ回路、6は比較回路、CLはクロック、Q+ 、Qz
はフリップフロップ回路出力、SLは論理″1″信号、
SEはエラー信号である。
タ線、3.3’はユニット回路、4は回路素子、5..
5zはクロック応動回路としてのJ−にフリップフロッ
プ回路、6は比較回路、CLはクロック、Q+ 、Qz
はフリップフロップ回路出力、SLは論理″1″信号、
SEはエラー信号である。
Claims (1)
- クロック発生回路より発生されるクロックにより回路全
体の動作を同期化する装置において、クロック分配回路
の末端に配置された各回路ユニット内に設けられクロッ
クが入る都度応動するクロック応動回路と、複数の回路
ユニットに共通に設けられ、各クロック応動回路の出力
を入力し、各入力値を比較し、不一致を検出したときに
エラー信号を発生する比較回路とからなることを特徴と
するクロックチェック回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10659787A JPS62271010A (ja) | 1987-04-30 | 1987-04-30 | クロツクチエツク回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10659787A JPS62271010A (ja) | 1987-04-30 | 1987-04-30 | クロツクチエツク回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62271010A true JPS62271010A (ja) | 1987-11-25 |
JPS6351285B2 JPS6351285B2 (ja) | 1988-10-13 |
Family
ID=14437565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10659787A Granted JPS62271010A (ja) | 1987-04-30 | 1987-04-30 | クロツクチエツク回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62271010A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4510411Y1 (ja) * | 1969-11-06 | 1970-05-13 |
-
1987
- 1987-04-30 JP JP10659787A patent/JPS62271010A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4510411Y1 (ja) * | 1969-11-06 | 1970-05-13 |
Also Published As
Publication number | Publication date |
---|---|
JPS6351285B2 (ja) | 1988-10-13 |
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