JPS622697A - 多層セラミツク回路盤とその製法 - Google Patents
多層セラミツク回路盤とその製法Info
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- JPS622697A JPS622697A JP61144676A JP14467686A JPS622697A JP S622697 A JPS622697 A JP S622697A JP 61144676 A JP61144676 A JP 61144676A JP 14467686 A JP14467686 A JP 14467686A JP S622697 A JPS622697 A JP S622697A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は多層セラミック回路盤とその製法に関するも
のである。
のである。
（従来技術とその問題点）
多層セラミック回路盤は互いに重ねられた複数のセラミ
ックテープ層から構成ぎれている。これら層の位置を揃
えてから高温で焼結することにより一体のセラミック回
路盤を製造する。
ックテープ層から構成ぎれている。これら層の位置を揃
えてから高温で焼結することにより一体のセラミック回
路盤を製造する。
かかるセラミック回路盤は小型で信頼度が高くしかも効
率のよい三次元電気的仲介層として用いられる。セラミ
ック回路盤の露出面の一方もしくは双方には導電パター
ンおよびパッドを受けるチップが形成されている。これ
らの内部結線に接続された導電パターンやパッドには１
Ｍ以上のチップ、グイまたはその他の電気的構成要素が
付設されている。
率のよい三次元電気的仲介層として用いられる。セラミ
ック回路盤の露出面の一方もしくは双方には導電パター
ンおよびパッドを受けるチップが形成されている。これ
らの内部結線に接続された導電パターンやパッドには１
Ｍ以上のチップ、グイまたはその他の電気的構成要素が
付設されている。
セラミック回路盤の特質はその小型さにある。
外部の導電パターンがビンを受けるパッドであるような
セラミック回路盤は極端に小型である。更にパッドの間
隔や位置を正確に知ることが絶対に必要であり、所定の
ビン構造を有した外部テスト装置やチップやダイを特に
調節することなくセラミック回路盤上のパッドに簡単に
かつ矛盾なく接続するためには、上記の間隔や位置が矛
盾なく再現できるものでなければならない。
セラミック回路盤は極端に小型である。更にパッドの間
隔や位置を正確に知ることが絶対に必要であり、所定の
ビン構造を有した外部テスト装置やチップやダイを特に
調節することなくセラミック回路盤上のパッドに簡単に
かつ矛盾なく接続するためには、上記の間隔や位置が矛
盾なく再現できるものでなければならない。
セラミンク回路盤の製造に出っでは、グリーンシートと
して知られている生のセラミックテープ上に電気導線お
よびバイアスを形成する。これらのグリーンシートは重
ねられて全体として一体にされ、ついで１４００〜１６
００°Ｃの温度で６〜４０時間加熱される。このとき原
グリーンシートは１５％程度収縮し、この結果導線およ
びバイアスの間隔精度は精精で±１％位である。
して知られている生のセラミックテープ上に電気導線お
よびバイアスを形成する。これらのグリーンシートは重
ねられて全体として一体にされ、ついで１４００〜１６
００°Ｃの温度で６〜４０時間加熱される。このとき原
グリーンシートは１５％程度収縮し、この結果導線およ
びバイアスの間隔精度は精精で±１％位である。
ところである種のチップやテスト装置のビン間隔に関し
てはもっと高”い精度が要求されるが、従来技術ではこ
れに応えることはできないのである。
てはもっと高”い精度が要求されるが、従来技術ではこ
れに応えることはできないのである。
（発明の要旨）
この発明の多層セラミック回路盤にあっては、導電パタ
ーンとバイアスを有する複数のグリーンシートが共焼き
されて一体多層構造のセラミック回路盤を構成しており
、このセラミック回路盤の上面には外部バイアスが設け
られており、やはり上面上に設けられたキャッチパッド
が上記のバイアスと電気的に接続されており、このパッ
ドを充“分大きくして共焼き中の収縮によるパッド間の
間隔の変動にも拘らず上記接続が保たれるようにしてあ
り、上面上に設けられた絶縁層に形成された隙間からパ
ッドが部分的に露出しており、このパッドの露出部分に
絶縁層上の導線が接続されている。
ーンとバイアスを有する複数のグリーンシートが共焼き
されて一体多層構造のセラミック回路盤を構成しており
、このセラミック回路盤の上面には外部バイアスが設け
られており、やはり上面上に設けられたキャッチパッド
が上記のバイアスと電気的に接続されており、このパッ
ドを充“分大きくして共焼き中の収縮によるパッド間の
間隔の変動にも拘らず上記接続が保たれるようにしてあ
り、上面上に設けられた絶縁層に形成された隙間からパ
ッドが部分的に露出しており、このパッドの露出部分に
絶縁層上の導線が接続されている。
この発明の製法においては、導電パターンとバイアスを
有した複数のグリーンシートを共焼きして上面に外部バ
イアスを有した一体多層構造のセラミック回路盤を構成
し、この１面上に複数のキャッチパッドを形成してその
それぞれに外部バイアス全電気的に接続してやり、各パ
ッドは共焼き時の収縮による外部バイアス間間隔の変動
にも拘らず上記接続が保たれる程度に大きくし、隙間を
有した絶縁層を上記上面上に形成して該隙間からバット
の一部を露出せしめ、絶縁層上に形成した導線とパッド
の露出した部分とを接続するものである。
有した複数のグリーンシートを共焼きして上面に外部バ
イアスを有した一体多層構造のセラミック回路盤を構成
し、この１面上に複数のキャッチパッドを形成してその
それぞれに外部バイアス全電気的に接続してやり、各パ
ッドは共焼き時の収縮による外部バイアス間間隔の変動
にも拘らず上記接続が保たれる程度に大きくし、隙間を
有した絶縁層を上記上面上に形成して該隙間からバット
の一部を露出せしめ、絶縁層上に形成した導線とパッド
の露出した部分とを接続するものである。
（好ましい実施態様）
第１．２図にこの発明のセラミンク回路盤の一例を示す
。すなわちこのセラミック回路盤１０は重ねられたセラ
ミンクグリーンシート（図示せず）土に形成された複数
の中間導電パターン１２を有している。これらのグリー
ンシート」二には導電パターンバイアス１４も形成され
ている。
。すなわちこのセラミック回路盤１０は重ねられたセラ
ミンクグリーンシート（図示せず）土に形成された複数
の中間導電パターン１２を有している。これらのグリー
ンシート」二には導電パターンバイアス１４も形成され
ている。
このバイアス１４は中間導電パターン１２を互いに接続
するためのものである。外部グリーンシー＋−（図示せ
ず）上には外部バイアス１６が形成されて、内部結線へ
の電気接点を与えている。グリーンシートは１４００〜
外部バイアス１６００″Ｃ位の高温で互いに重ねられて
、矢印２０で示す高を有した一体のセラミック体１８を
構成している。なお図中では理解を容易とするために、
このセラミック体の厚さを若干誇張しである。上記の外
部パ・イアス１６にはテスト対象やチップなどを付設す
る導電パターンとパッドとが接続される。しかし高温の
成形工程の故に、グリーンシートは幅および長さにおい
て１５％位収縮し、バッド間の距離ｄの精度を１％以上
にはできない。
するためのものである。外部グリーンシー＋−（図示せ
ず）上には外部バイアス１６が形成されて、内部結線へ
の電気接点を与えている。グリーンシートは１４００〜
外部バイアス１６００″Ｃ位の高温で互いに重ねられて
、矢印２０で示す高を有した一体のセラミック体１８を
構成している。なお図中では理解を容易とするために、
このセラミック体の厚さを若干誇張しである。上記の外
部パ・イアス１６にはテスト対象やチップなどを付設す
る導電パターンとパッドとが接続される。しかし高温の
成形工程の故に、グリーンシートは幅および長さにおい
て１５％位収縮し、バッド間の距離ｄの精度を１％以上
にはできない。
外部バイアス１６の最終的な位置が不正確であることを
補償するために、大きなキャッチバッド２２でもって外
部バイアスエ６を被覆する。パッド２２の位置は正しく
位置付けられた整合システム２４を参考にする。外部バ
イアス１６間の距離が予測できないが故に外部バイアス
１６のキャッチパッドの中心２６に対する相対位置は変
動するが、累積された変位（最悪の場合にはｄ’）はそ
れでも各バイアスと各パッド間に接続が形成されるよう
なものとなる。導線を形成する面を形成するために、絶
縁層中の小さな隙間３０を除いて、セラミック回路盤の
全表面を絶縁Ｎ２８で被覆する。これら隙間３０は好ま
しくは円形であって、その直径は外部バイアス１６のそ
れに近くとる。
補償するために、大きなキャッチバッド２２でもって外
部バイアスエ６を被覆する。パッド２２の位置は正しく
位置付けられた整合システム２４を参考にする。外部バ
イアス１６間の距離が予測できないが故に外部バイアス
１６のキャッチパッドの中心２６に対する相対位置は変
動するが、累積された変位（最悪の場合にはｄ’）はそ
れでも各バイアスと各パッド間に接続が形成されるよう
なものとなる。導線を形成する面を形成するために、絶
縁層中の小さな隙間３０を除いて、セラミック回路盤の
全表面を絶縁Ｎ２８で被覆する。これら隙間３０は好ま
しくは円形であって、その直径は外部バイアス１６のそ
れに近くとる。
パッド２２の表面の殆どを被覆することにより、パッド
３２とパッド３４のためにより広い表面を確保できる。
３２とパッド３４のためにより広い表面を確保できる。
導電パターンとパッド３４とは隙間３０を介して下側の
パッド２２にも接続できる。
パッド２２にも接続できる。
主たるセラミック回路盤を焼成してからパッド２２、絶
Ｒ層２８、パッド３２およびパッド３４などを形成する
ので、これらセラミック体１８上の構造物を焼結しても
、それ以上セラミック体を収縮させるようなことはない
、したがってこれら構造物間の相対距離を正確にとるこ
とができる。
Ｒ層２８、パッド３２およびパッド３４などを形成する
ので、これらセラミック体１８上の構造物を焼結しても
、それ以上セラミック体を収縮させるようなことはない
、したがってこれら構造物間の相対距離を正確にとるこ
とができる。
かくしてこの発明によれば、パッド３２とパッド３４と
が外側の整合システムに対して整然と並設されるから、
そのビン間距離が知られているチップ、テスト装置、チ
ップ支持体または同様の要素が下側の収縮補償されたセ
ラミ、ツタ基体に対して高い信頼度で付設されるのであ
る。
が外側の整合システムに対して整然と並設されるから、
そのビン間距離が知られているチップ、テスト装置、チ
ップ支持体または同様の要素が下側の収縮補償されたセ
ラミ、ツタ基体に対して高い信頼度で付設されるのであ
る。
実際の例によると、バイアスと絶縁層中の隙間は直径が
８ｍ１ｌであり、パッドは直径が３０ｍ１’ｌであった
。パッド２２．絶縁層２８゜導線、パッド３２およびパ
ッド３４はそれぞれ１．０００Ｘ倍率因子のスクリーン
プリント法で形成された。導線はモリプデマンガンンで
形成され、基層はアルミナまたはベリラムで形成された
。この発明のセラミック回路盤は、上面および／または
底面の寸法誤差許容変度が非常に厳しいものの場合に、
特に有利であることが認められた。すなわちセラミック
回路盤を用いれば０．００１インチ位の極小な線や隙間
が得られるのである。絶縁層を設けたことにより回路の
汚染が防げるし、また必要な板面積も減少する。またセ
ラミック回路盤は母盤や予盛構成単位としても、チップ
支持体としても、赤外線検知器のヘッドとしても、また
Ｃ ＯＤ ’Ａ Ｍとしても用いることができる。更に
ＢｅＯから形成されているときにはマイクロ波パッケー
ジおよび広帯として用いることもできる。更に′Ｉｊ気
および熱パラメターとして用いることもでき、少なくと
も３０ワツトの熱を放散できる。
８ｍ１ｌであり、パッドは直径が３０ｍ１’ｌであった
。パッド２２．絶縁層２８゜導線、パッド３２およびパ
ッド３４はそれぞれ１．０００Ｘ倍率因子のスクリーン
プリント法で形成された。導線はモリプデマンガンンで
形成され、基層はアルミナまたはベリラムで形成された
。この発明のセラミック回路盤は、上面および／または
底面の寸法誤差許容変度が非常に厳しいものの場合に、
特に有利であることが認められた。すなわちセラミック
回路盤を用いれば０．００１インチ位の極小な線や隙間
が得られるのである。絶縁層を設けたことにより回路の
汚染が防げるし、また必要な板面積も減少する。またセ
ラミック回路盤は母盤や予盛構成単位としても、チップ
支持体としても、赤外線検知器のヘッドとしても、また
Ｃ ＯＤ ’Ａ Ｍとしても用いることができる。更に
ＢｅＯから形成されているときにはマイクロ波パッケー
ジおよび広帯として用いることもできる。更に′Ｉｊ気
および熱パラメターとして用いることもでき、少なくと
も３０ワツトの熱を放散できる。
第１図はこの発明のセラミック回路盤の一実施ぞ；様の
第２図中線１−１に沿って取った断面図、第２図はその
平面図である。 １０・・・セラミック回路盤 １２・・・導、電パタ
ーン１４・・・バイアス １６・・・外部バ
イアス１８・・・セラミック体
第２図中線１−１に沿って取った断面図、第２図はその
平面図である。 １０・・・セラミック回路盤 １２・・・導、電パタ
ーン１４・・・バイアス １６・・・外部バ
イアス１８・・・セラミック体
Claims (1)
- 【特許請求の範囲】 ［１］複数の導電パターンとバイアスと上面上に複数の
外部バイアスとを有した共焼されたグリーンシートから
なる一体多層構造のセラミックグリーンシートと、 正しく位置付けされた整合システムに合せて上記上面上
に分布されて、かつそれぞれのバイアスに接続され共焼
中の収縮による外部バイアス間隔の変動にも拘らず外部
バイアスと係合できるだけ充分に大きな複数の導電性キ
ヤッチパッドと、上面に隙間を有して、この隙間からそ
れぞれのパッドを露出させた絶縁層と、 この絶縁層上に配置されて、露出されたパッドのいずれ
かに接続された導線とを 含んでなる多層セラミック回路盤。 ［２］前記のパッドと絶縁層と導線とがセラミック回路
盤上にスクリーンプリントされている 如き特許請求の範囲第［１］項に記載の回路盤。 ［３］スクリーンプリント後にセラミック回路盤が後焼
きされている 如き特許請求の範囲第［２］項に記載の回路盤。 ［４］セラミック回路盤が酸化アルミニュウムを含んで
いる 如き特許請求の範囲第［３］項に記載の回路盤。 ［５］セラミック回路盤が酸化ベリリウムを含んでいる 如き特許請求の範囲第［３］項に記載の回路盤。 ［６］導線がモリブデンマンガンを含んでいる如き特許
請求の範囲第［３］項に記載の回路盤。 ［７］パッドの露出された部分間の間隔精度が少なくと
も０．００１インチであるように構成されている 如き特許請求の範囲第［３］項に記載の回路盤。 ［８］セラミック回路盤が短形で、その幅が少なくとも
６．７５インチに達し、その長さが少なくとも１０イン
チに達している 如き特許請求の範囲第［３］項に記載の回路盤。 ［９］パッドの露出部分と外部バイアスとがともに円形
であってそれぞれ８ｍｉｌ位の直径を有しており、かつ
パッドも直径３０ｍｉｌ位の円形である 如き特許請求の範囲第［３］項に記載の回路盤。 ［１０］パッド間隔が０．０１５インチ位の小さなチッ
プ支持体を有している 如き特許請求の範囲第［３］項に記載の回路盤。 ［１１］セラミック回路盤の前記の上面とは反対側の他
の面にも導電パターンが形成されている 如き特許請求の範囲第［３］項に記載の回路盤。 ［１２］セラミック回路盤がヘッドの形をしている如き
特許請求の範囲第［３］項に記載の回路盤。 ［１３］セラミック回路盤がＢｅＯマイクロウェーブパ
ッケージと基帯とを有している 如き特許請求の範囲第［３］項に記載の回路盤。 ［１４］各グリーンシートが５〜２５ｍｉｌの厚さのセ
ラミックテープ層を有している 如き特許請求の範囲第［３］項に記載の回路盤。 ［１５］中間導電パターンとバイアスとを有した複数の
セラミックグリーンシートを共焼きして上面上に複数の
外部バイアスを有した多層一体構造のセラミック回路盤
を形成し、 上記の上面上に、正しく位置付けされた整合システムに
合せてかつそれぞれの外部バイアスに電気的に接続した
配置で、共焼き中の収縮による外部バイアス間間隔の変
動にも拘らずバイアスとの接続を保持するに充分なだけ
大きなキヤッチパッドを形成し、 パッドを露出させる如き隙間を有した絶縁層を上記上面
上に形成し、 この絶縁層上に導体線を形成して、そのいずれかをいず
れかのパッドの露出された部分に接続する ことを特徴とする多層セラミック回路盤の製法。 ［１６］更にキヤッチパッドと絶縁層と導線とをセラミ
ック回路盤にスクリーンプリンとする 如き特許請求の範囲第［１５］項に記載の製法。 ［１７］更にスクリーンプリント後にセラミック回路盤
を後焼きする 如き特許請求の範囲第［１６］項に記載の製法。 ［１８］スクリーンプリントを１，０００Ｘ倍率で行う 如き特許請求の範囲第［１７］項に記載の製法。 ［１９］セラミック回路盤に酸化アルミニウムを含ませ
る 如き特許請求の範囲第［１７］項に記載の製法。 ［２０］セラミック回路盤に酸化バリウムを含ませる如
き特許請求の範囲第［１７］項に記載の製法。 ［２１］絶縁層上の導線にモリブデンマンガンを含ませ
る 如き特許請求の範囲第［１７］項に記載の製法。 ［２２］最終寸法の精度が±％となるべくほぼ１５％グ
リーンシートを収縮させるように共焼きを行う如き特許
請求の範囲第［１７］項に記載の製法。 ［２３］整合システムに対して精度が少なくとも０．０
０１インチ以内になるように絶縁層中の隙間の間隔をと
る 如き特許請求の範囲第［１７］項に記載の製法。 ［２４］幅が少なくとも６．７５インチで長さが少なく
も１０インチの短形にセラミック回路盤を形成する 如き特許請求の範囲第［１７］項に記載の製法。 ［２５］上記の隙間とバイアスを直径約８ｍｉｌの円形
に形成し、キヤッチパッドを直径約３０ｍｉｌの円形に
形成する 如き特許請求の範囲第［１７］項に記載の製法。 ［２６］更にバイアスと導電パターンとを複数のグリー
ンシート上に形成し、これらグリーンシートを重合し、
１４００〜１６００℃の温度で共焼きする 如き特許請求の範囲第［１７］項に記載の製法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US74919785A | 1985-06-26 | 1985-06-26 | |
| US749197 | 1985-06-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS622697A true JPS622697A (ja) | 1987-01-08 |
Family
ID=25012694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144676A Pending JPS622697A (ja) | 1985-06-26 | 1986-06-20 | 多層セラミツク回路盤とその製法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS622697A (ja) |
| FR (1) | FR2584259A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472680U (ja) * | 1990-11-06 | 1992-06-26 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717270B1 (en) * | 2003-04-09 | 2004-04-06 | Motorola, Inc. | Integrated circuit die I/O cells |
-
1986
- 1986-05-23 FR FR8607371A patent/FR2584259A1/fr not_active Withdrawn
- 1986-06-20 JP JP61144676A patent/JPS622697A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472680U (ja) * | 1990-11-06 | 1992-06-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2584259A1 (fr) | 1987-01-02 |
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