JPS62269411A - 可変遅延回路 - Google Patents
可変遅延回路Info
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- JPS62269411A JPS62269411A JP61112050A JP11205086A JPS62269411A JP S62269411 A JPS62269411 A JP S62269411A JP 61112050 A JP61112050 A JP 61112050A JP 11205086 A JP11205086 A JP 11205086A JP S62269411 A JPS62269411 A JP S62269411A
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- 238000010586 diagram Methods 0.000 description 11
- 230000005236 sound signal Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- 101000668416 Homo sapiens Regulator of chromosome condensation Proteins 0.000 description 1
- 102100039977 Regulator of chromosome condensation Human genes 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多段接続したＣ−ＭＯＳインバータを用いた可
変遅延回路に関する。
変遅延回路に関する。
Ｃ−ＭＯＳインバータ形遅延素子に流れる電流を検出し
て遅延制御信号に加算することにより、Ｃ−ＭＯＳイン
バータの内部抵抗を駆動側の負出力インピーダンスで打
消すようにし、遅延素子の入力周波数に対する遅延量の
依存性を改善した可変遅延回路である。
て遅延制御信号に加算することにより、Ｃ−ＭＯＳイン
バータの内部抵抗を駆動側の負出力インピーダンスで打
消すようにし、遅延素子の入力周波数に対する遅延量の
依存性を改善した可変遅延回路である。
Ｃ−ＭＯＳインバータの電源電圧−遅延時間の逆比例関
係を利用してインバータ素子を多段接続したＣ−ＭＯ３
遅延素子を構成し、制御電圧で遅延時間を制御してＦＭ
ビデオ再生信号等のジッタ補正（ＴＢＣ：時間軸補正）
を行うようにした可変遅延回路が光学式ビデオディスク
プレーヤ等に使用されている。ディスクに偏心があると
、再生同期信号が回転周波数（例えば３０Ｈｚ）で位相
変動する。このため上述のような可変遅延回路に再生Ｆ
Ｍビデオ信号を供給し、その出力中の同期信号を基準位
相と比較して、誤差電圧をＣ−ＭＯ３遅延素子の電源端
子にフィードバックするようなジッタ除去ループを構成
しである。
係を利用してインバータ素子を多段接続したＣ−ＭＯ３
遅延素子を構成し、制御電圧で遅延時間を制御してＦＭ
ビデオ再生信号等のジッタ補正（ＴＢＣ：時間軸補正）
を行うようにした可変遅延回路が光学式ビデオディスク
プレーヤ等に使用されている。ディスクに偏心があると
、再生同期信号が回転周波数（例えば３０Ｈｚ）で位相
変動する。このため上述のような可変遅延回路に再生Ｆ
Ｍビデオ信号を供給し、その出力中の同期信号を基準位
相と比較して、誤差電圧をＣ−ＭＯ３遅延素子の電源端
子にフィードバックするようなジッタ除去ループを構成
しである。
周知のようにＣ−Ｍ ＯＳインバータは人力周波数によ
って消費電流が変り、入力周波数が高いほど消費電流が
増える。このため多段Ｃ−ＭＯＳインバータ形遅延素子
に数Ｍｔｌｚ〜十数Ｍｌｌｚの帯域のＦＭビデオ信号を
供給すると、周波数に応じてインバータの消費電流が増
え、インバータの内部抵抗によって電源端子の電圧（つ
まり遅延制御電圧）がゆずられる。この結果、出力信号
が入力周波数に対応してＴ？ Ｍ変調されてしまう。
って消費電流が変り、入力周波数が高いほど消費電流が
増える。このため多段Ｃ−ＭＯＳインバータ形遅延素子
に数Ｍｔｌｚ〜十数Ｍｌｌｚの帯域のＦＭビデオ信号を
供給すると、周波数に応じてインバータの消費電流が増
え、インバータの内部抵抗によって電源端子の電圧（つ
まり遅延制御電圧）がゆずられる。この結果、出力信号
が入力周波数に対応してＴ？ Ｍ変調されてしまう。
一方、ジッタ除去ループは上述のように主として偏心成
分を除去するように数＋ｌｌｚのループフィルタ（ロー
パス）を持っているので、ビデオ画面が数ラインごとに
白、黒に交番するような縞模様の場合、数Ｋ１１ｚの交
番成分がＣ−ＭＯ３遅延素子で発生し、これがシック除
去ループで除去されずにリークする。このリーク分はオ
ーディオ回路に漏れることがあり、耳障りなノイズとな
る。
分を除去するように数＋ｌｌｚのループフィルタ（ロー
パス）を持っているので、ビデオ画面が数ラインごとに
白、黒に交番するような縞模様の場合、数Ｋ１１ｚの交
番成分がＣ−ＭＯ３遅延素子で発生し、これがシック除
去ループで除去されずにリークする。このリーク分はオ
ーディオ回路に漏れることがあり、耳障りなノイズとな
る。
従来で４ｊｉ、Ｃ−ＭＯ３遅延素子の電源端子に遅延制
御電圧を与える駆動回路の出力インピーダンスを極力低
くすることが試みられていたが、有効な対策で心Ｊなか
った。
御電圧を与える駆動回路の出力インピーダンスを極力低
くすることが試みられていたが、有効な対策で心Ｊなか
った。
本発明はごの問題にがんがめ、入力周波数によってＣ−
ＭＯ３遅延素子の遅延時間が変化しないようにすること
を目的とする。
ＭＯ３遅延素子の遅延時間が変化しないようにすること
を目的とする。
〔問題点を解決するための手段］
第１図は本発明の可変遅延回路の原理図で、遅延素子１
としてＣ−ＭＯＳインバータ２を多段接続したＩＣ等を
用いる。遅延時間制御信号Ｓば加算器３から駆動回路４
を通して遅延素子１の電源端子（ｖａｎ）に制御電圧■
。とじて与えられる。
としてＣ−ＭＯＳインバータ２を多段接続したＩＣ等を
用いる。遅延時間制御信号Ｓば加算器３から駆動回路４
を通して遅延素子１の電源端子（ｖａｎ）に制御電圧■
。とじて与えられる。
この電源端子に電流検出回路５ （抵抗）を直列に接続
し、検出信号を加算回路３において入力の遅延時間制御
信号に加える。
し、検出信号を加算回路３において入力の遅延時間制御
信号に加える。
（、−ＭＯ３遅延素子１の動作電流が増えると、電流検
出信号のフィードバックにより、遅延制御信号よりも若
干大きな制御電圧が遅延素子１に印加されることになる
。即ち、駆動回路４は負の出力インピーダンスを持つ。
出信号のフィードバックにより、遅延制御信号よりも若
干大きな制御電圧が遅延素子１に印加されることになる
。即ち、駆動回路４は負の出力インピーダンスを持つ。
一方、Ｃ−ＭＯＳインパーク２は第２図の等価回路に示
すように微小内部抵抗２ｒを■。９、ＶＢ２の端子間に
持っていると考えられる。またＣ−ＭＯＳインバータ２
の遅延時間ば第３図のように電源電圧にほぼ逆比例し、
消費電流は第４図のように入力周波数の増大に伴って増
加する。従っでＣ−ＭＯ３遅延素子１の入力周波数が変
化すると、消費電流が変化し、第２図の内部抵抗ｒの影
響により、電源端子ｖａｎの電圧が変調を受け、第３図
の特性に従って出力の遅延時間が変動する。
すように微小内部抵抗２ｒを■。９、ＶＢ２の端子間に
持っていると考えられる。またＣ−ＭＯＳインバータ２
の遅延時間ば第３図のように電源電圧にほぼ逆比例し、
消費電流は第４図のように入力周波数の増大に伴って増
加する。従っでＣ−ＭＯ３遅延素子１の入力周波数が変
化すると、消費電流が変化し、第２図の内部抵抗ｒの影
響により、電源端子ｖａｎの電圧が変調を受け、第３図
の特性に従って出力の遅延時間が変動する。
そこで第１図の駆動回路４の負性出力インピーダンスで
個々のインバータ２の内部抵抗２ｒを打消すようにすれ
ば、入力周波数が変化しても、それによって電源端子電
圧が振られることが無くなり、遅延素子の動作を安定さ
せることができる。
個々のインバータ２の内部抵抗２ｒを打消すようにすれ
ば、入力周波数が変化しても、それによって電源端子電
圧が振られることが無くなり、遅延素子の動作を安定さ
せることができる。
第５図は第１実施例の可変遅延回路で、遅延時間制御信
号Ｓはオペアンプ７から抵抗ＲＣＣ１の並列回路を介し
エミッタフォロワ・トランジスタＱｌのベースに与えら
れ、制御電圧■。として電流検出抵抗Ｒ２（数Ωの小抵
抗）を介してＣ−ＭＯ３遅延素子素子印加される。印加
電圧は抵抗Ｒ６を介してオペアンプ７の一人力に帰還さ
れ、４−人力と一人力とが一致するように帰還ループが
動作するので、実質的に負荷（Ｃ−ＭＯＳインバータ）
に対し定電圧による電流ドライブが行われる。
号Ｓはオペアンプ７から抵抗ＲＣＣ１の並列回路を介し
エミッタフォロワ・トランジスタＱｌのベースに与えら
れ、制御電圧■。として電流検出抵抗Ｒ２（数Ωの小抵
抗）を介してＣ−ＭＯ３遅延素子素子印加される。印加
電圧は抵抗Ｒ６を介してオペアンプ７の一人力に帰還さ
れ、４−人力と一人力とが一致するように帰還ループが
動作するので、実質的に負荷（Ｃ−ＭＯＳインバータ）
に対し定電圧による電流ドライブが行われる。
電流検出抵抗Ｒ２の両端の電圧は、抵抗Ｒ３、Ｒ４で定
められたｊ所当なゲインをもつオペアンプ。
められたｊ所当なゲインをもつオペアンプ。
８から調整用可変抵抗Ｒ５を通ってオペアンプ７の一人
力に加算される。抵抗Ｒ５は数百にΩ程の大きい値を持
ち、加算量は微量である。遅延素子１の動作電流が増え
ると、電流検出抵抗Ｒ２の端子電圧（Ｑｌのエミッタ側
）が−ト昇し、上昇分がオペアンプ８で反転項中される
。オペアンプ８の出力はオペアンプ７でもう一度反転増
１】されるので、結局電流が増加した分、制御電圧ｖｃ
が増加する。つまり遅延素子１の電源端子から見て駆動
回路が資性出力インピーダンスを持つことになる。
力に加算される。抵抗Ｒ５は数百にΩ程の大きい値を持
ち、加算量は微量である。遅延素子１の動作電流が増え
ると、電流検出抵抗Ｒ２の端子電圧（Ｑｌのエミッタ側
）が−ト昇し、上昇分がオペアンプ８で反転項中される
。オペアンプ８の出力はオペアンプ７でもう一度反転増
１】されるので、結局電流が増加した分、制御電圧ｖｃ
が増加する。つまり遅延素子１の電源端子から見て駆動
回路が資性出力インピーダンスを持つことになる。
第６図は第２実施例を示し、第５図に対応するオペアン
プ８が非反転項中するように第５図とは逆に結線し、オ
ペアンプ８の出力と遅延制御信号Ｓとをオペアンプ７の
十人力において抵抗Ｒ７と可変抵抗Ｒ５とから成る加算
回路で加算している。
プ８が非反転項中するように第５図とは逆に結線し、オ
ペアンプ８の出力と遅延制御信号Ｓとをオペアンプ７の
十人力において抵抗Ｒ７と可変抵抗Ｒ５とから成る加算
回路で加算している。
第７図は第３実施例で、第６図の電流検出用のオペアン
プ７を省略した構成である。電流検出による入力への加
算量は微小であるから、オペアンプを使用しなくてもよ
い。
プ７を省略した構成である。電流検出による入力への加
算量は微小であるから、オペアンプを使用しなくてもよ
い。
次に第８図は従来の可変遅延回路で、定電圧で電流駆動
するために遅延素子１の電源端子の電圧をほぼ遅延制御
信号のレベルに保つ帰還ループが設けられているのみで
ある。この構成では既述のようにインバータ素子の内部
抵抗の影響を排除することができず、遅延量が入力周波
数に対し依存性を持つ。
するために遅延素子１の電源端子の電圧をほぼ遅延制御
信号のレベルに保つ帰還ループが設けられているのみで
ある。この構成では既述のようにインバータ素子の内部
抵抗の影響を排除することができず、遅延量が入力周波
数に対し依存性を持つ。
第９図は本発明の可変遅延回路を適用することができる
ビデオディスクプレーヤの再生回路の要部である。ヒデ
オディスク１０には、第１０図の帯域図に示すように、
デビエーションが７．６〜９．３ＭＨｚのＦＭビデオ信
号が記録され、その下サイドハンドの下部に２．３及び
２．８Ｍｌ１ｚのキャリアを持つＦＭオーディオ信号（
Ｌ及びＲチャンネル）が挿入されている。
ビデオディスクプレーヤの再生回路の要部である。ヒデ
オディスク１０には、第１０図の帯域図に示すように、
デビエーションが７．６〜９．３ＭＨｚのＦＭビデオ信
号が記録され、その下サイドハンドの下部に２．３及び
２．８Ｍｌ１ｚのキャリアを持つＦＭオーディオ信号（
Ｌ及びＲチャンネル）が挿入されている。
ピックアップ１１から得られた再生信号はＣ−ＭＯ３遅
延素子１を通ることにより時間軸補正されてから、バン
ドパスフィルタ１２．１３及びバイパスフィルタ１４で
各帯域に分けられる。バイパスフィルタ１４の出力のＦ
Ｍビデオ信号はＦＭ復調器１７で再生ビデオ信号に復調
され、バンドパスフィルタ１２．１５の出力のＦＭオー
ディオ信号はＦＭ復調器１５．１６で再生オーディオ信
号（Ｌ、Ｒ）に復調される。
延素子１を通ることにより時間軸補正されてから、バン
ドパスフィルタ１２．１３及びバイパスフィルタ１４で
各帯域に分けられる。バイパスフィルタ１４の出力のＦ
Ｍビデオ信号はＦＭ復調器１７で再生ビデオ信号に復調
され、バンドパスフィルタ１２．１５の出力のＦＭオー
ディオ信号はＦＭ復調器１５．１６で再生オーディオ信
号（Ｌ、Ｒ）に復調される。
再生ビデオ信号の同期信号が同期分離回路１８で分離さ
れ、基準同期信号発生器２０からの基準信号と位相化検
器１９において比較される。検出された位相誤差は駆動
回路２１から遅延素子１のＶＯＯ端子に与えられ、位相
誤差が無くなるようにその遅延量が制御される。これに
より再生ビデオ信号の同期位相が基準にロックされる。
れ、基準同期信号発生器２０からの基準信号と位相化検
器１９において比較される。検出された位相誤差は駆動
回路２１から遅延素子１のＶＯＯ端子に与えられ、位相
誤差が無くなるようにその遅延量が制御される。これに
より再生ビデオ信号の同期位相が基準にロックされる。
既述のように、ビデオ信号に４ｋｌｌｚ程度の耳につき
やすい繰り返し成分が入っていると、周波数依存性を持
つＣ−ＭＯ３遅延素子１の出力がこの繰り返し成分で変
調を受ける。ジッタ除去ループはディスクの偏心による
ジッタ成分を取るために、数十篩のループフィルタを持
っているので、４ｋｌ＋２程度の可聴成分はループで除
去されずにオーディオ再生系に漏れ、耳障りなノイズと
なる。
やすい繰り返し成分が入っていると、周波数依存性を持
つＣ−ＭＯ３遅延素子１の出力がこの繰り返し成分で変
調を受ける。ジッタ除去ループはディスクの偏心による
ジッタ成分を取るために、数十篩のループフィルタを持
っているので、４ｋｌ＋２程度の可聴成分はループで除
去されずにオーディオ再生系に漏れ、耳障りなノイズと
なる。
ここで駆動回路２１として第５図〜第７図の実施例に示
した電流正帰還形のものを用いると、Ｃ−ＭＯ３遅延素
子１の周波数依存性が改善されされて、ノイズリークが
無くなることが認められた。
した電流正帰還形のものを用いると、Ｃ−ＭＯ３遅延素
子１の周波数依存性が改善されされて、ノイズリークが
無くなることが認められた。
なお第５図〜第７図の実施例において可変抵抗Ｒ５によ
り帰還量を調整して、特定の周波数においてノイズリー
クが最小となるようにするのが良い。
り帰還量を調整して、特定の周波数においてノイズリー
クが最小となるようにするのが良い。
以上の実施例の説明では、電流検出抵抗Ｒ２をインバー
タ素子２のＶＤＤ側に入れであるが、ＶＳＳ側に入れて
もよい。また遅延制御電圧ＶｃをＶＳＳ側に印加しても
よい。
タ素子２のＶＤＤ側に入れであるが、ＶＳＳ側に入れて
もよい。また遅延制御電圧ＶｃをＶＳＳ側に印加しても
よい。
本発明は上述のように、Ｃ−ＭＯＳインバータ形遅延素
子の電流を検出して駆動側に帰還（加算）することによ
り駆動源を負出力インピーダンスにし、Ｃ−ＭＯＳイン
バータの内部抵抗を打消すようにしたので、入力周波数
によってＣ−ＭＯＳインバータの動作電流が変化しても
、素子の電源電圧がそれによって振られて遅延量が変る
ような周波数依存性を軽減することができる。従って入
力周波数の変動成分のリークが無くなる。
子の電流を検出して駆動側に帰還（加算）することによ
り駆動源を負出力インピーダンスにし、Ｃ−ＭＯＳイン
バータの内部抵抗を打消すようにしたので、入力周波数
によってＣ−ＭＯＳインバータの動作電流が変化しても
、素子の電源電圧がそれによって振られて遅延量が変る
ような周波数依存性を軽減することができる。従って入
力周波数の変動成分のリークが無くなる。
第１図は本発明の可変遅延回路の原理図、第２図はＣ−
ＭＯＳインバータの等価回路図、第３図はＣ−ＭＯＳイ
ンバータの遅延時間対電源電圧の特性図、第４図は入力
周波数対消費電流の特性図、第５図〜第７図は本発明の
可変遅延回路の実施例を示す回路図、第８図は従来の可
変遅延回路の回路図、第９図は本発明を適用することが
できるビデオディスクプレーヤの再生系要部ブロック図
、第１０図はビデオディスクの記録信号帯域図である。 なお、図面に用いた符号において、 １−−−−−−−−−−〜−−−−−−Ｃ−Ｍ ＯＳ遅
延素子２、−−−−−−−−−−−−− Ｃ−Ｍ ＯＳ
インバータ３−−−−−−−−−−−−−−加算回路４
−−−−−−−−−−−−駆動回路 ５ −一−−−−−−−−−−−−電流検出回路７ 、
８−−−−−−オペアンプ Ｒ２−−−−−−−−−−−電流検出抵抗である。
ＭＯＳインバータの等価回路図、第３図はＣ−ＭＯＳイ
ンバータの遅延時間対電源電圧の特性図、第４図は入力
周波数対消費電流の特性図、第５図〜第７図は本発明の
可変遅延回路の実施例を示す回路図、第８図は従来の可
変遅延回路の回路図、第９図は本発明を適用することが
できるビデオディスクプレーヤの再生系要部ブロック図
、第１０図はビデオディスクの記録信号帯域図である。 なお、図面に用いた符号において、 １−−−−−−−−−−〜−−−−−−Ｃ−Ｍ ＯＳ遅
延素子２、−−−−−−−−−−−−− Ｃ−Ｍ ＯＳ
インバータ３−−−−−−−−−−−−−−加算回路４
−−−−−−−−−−−−駆動回路 ５ −一−−−−−−−−−−−−電流検出回路７ 、
８−−−−−−オペアンプ Ｒ２−−−−−−−−−−−電流検出抵抗である。
Claims (1)
- Ｃ−ＭＯＳインバータを多段接続した遅延素子と、この
遅延素子の電源端子に遅延時間制御信号に応じた制御電
圧を与える駆動回路と、上記遅延素子の電源端子に直列
に接続された電流検出抵抗と、電流検出信号を上記駆動
回路の入力の遅延時間制御信号に加える加算回路とを具
備する可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112050A JPS62269411A (ja) | 1986-05-16 | 1986-05-16 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61112050A JPS62269411A (ja) | 1986-05-16 | 1986-05-16 | 可変遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62269411A true JPS62269411A (ja) | 1987-11-21 |
Family
ID=14576766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61112050A Pending JPS62269411A (ja) | 1986-05-16 | 1986-05-16 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62269411A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036327U (ja) * | 1989-06-05 | 1991-01-22 |
-
1986
- 1986-05-16 JP JP61112050A patent/JPS62269411A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036327U (ja) * | 1989-06-05 | 1991-01-22 |
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