JPS62268208A

JPS62268208A - レベルシフト回路

Info

Publication number: JPS62268208A
Application number: JP61110767A
Authority: JP
Inventors: Noboru Masuda; 昇益田; Hiroki Yamashita; 寛樹山下; Hironori Tanaka; 田中　広紀
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-05-16
Filing date: 1986-05-16
Publication date: 1987-11-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路用のレベルシフト回路に関し、
特にＧａＡｓＭＥＳＦＥＴを用いた集積回路に好適なレ
ベルシフト回路に関する。

〔従来の技術〕

従来のＧ　ａ　Ａ　ｓ集積回路用レベルシフト回路とし
ては、例えば特開昭５７−１７６８３７号等に開示され
ているように、ダイオードを使ったものがある。

これはダイオードの順方向降下電圧が電流の増減に対し
てあまり変化しないことを利用したものであり、入出力
間における信号振幅の減衰があまり生じないようにしな
がら高いレベルシフト量を得ることができる。また、Ｆ
ＥＴのしきい電圧やダイオードの順方向降下電圧のばら
つきを補償する機能を持たせたレベルシフト回路として
は、例えば特開昭５９−９９８１９号に開示されている
ように、電流を制御してレベルシフト量を調節できるよ
うにしたソースフォロワ回路を用いる方法がある。

〔発明が解決しようとする問題点〕

ところで、温度が変化するとダイオードの順方向降下電
圧も変化する。例えば、Ｇ　ａ　Ａ　ｓのショットキー
バリア型ダイオードの場合、温度が約２０℃から１２０
℃まで上昇すると順方向降下電圧は約１００〜１５０ｍ
Ｖ前後減少する。従って、特開昭５７−１７６８３７等
に開示されているレベルシフト回路を使用する場合は、
この分を考慮して充分な動作マージンのある設計を行う
必要がある。特に、高いレベルシフト量を得るために複
数のダイオードを直列に接続して使用する場合には、レ
ベルシフ１〜量の温度変化がダイオードの個数倍に増え
るため、更に大きな動作マージンが必要となる。

このために回路の動作速度等の性能が犠牲になることが
多い。

また、特開昭５９−９９８１９に開示されている補償機
能付きのレベルシフト回路は、制御用の信号を必要とす
るため制御回路や制御信号用の配線が必要となる。従っ
て、集積回路内の全ての回路をこの方式で補償しようと
すると、回路の種類の数だけ制御回路と制御用配線網が
必要となり、集積度向上の妨げとなる。

本発明の目的は、温度変化による回路特性の変化を制御
信号を使わずに補償できるレベルシフト回路を提供する
ことにある。

〔問題点を解決するための手段〕

上記目的は、温度が上昇するとレベルシフト量が増加す
るソースフォロワ回路を、ダイオードに付加することに
より達成される。このようなソースフォロワ回路は、例
えば、温度が上昇すると電流が増加する素子を負荷とし
て使用することにより実現できる。このような素子は、
例えば、しきい電圧があまり深くないノーマリオン型の
ＦＥＴのゲート電極とソース電極を共通に接続して使用
することにより実現できる。

〔作用〕

前述のように、ダイオードの順方向降下電圧は温度が上
昇すると低くなる。一方、ソースフォロワ回路のレベル
シフト量は、回路を流れる電流を増加させることによっ
て高くすることができる。

従って、温度が上昇した時に電流値が増加する素子をソ
ースフォロワの負荷として使用すれば、ソースフォロワ
回路のレベルシフト量の変化とダイオードの順方向降下
電圧の変化が互いに打ち消し合うことになり、回路全体
のレベルシフト量が温度変化に対してあまり変化しない
ようにすることができる。ここで、ソースフォロワ回路
のレベルシフト量の変化とダイオードの順方向降下電圧
の変化が丁度打ち消し合うようにするためには、ＦＥＴ
のしきい電圧の温度変化とダイオードの順方向降下電圧
の温度変化がほぼ等しくなることを利用して、ソースフ
ォロワ回路のレベルシフト量がＦＥＴのしきい電圧の約
−１倍になるようにすればよい。具体的にはＦＥＴのゲ
ート幅の最適化によって実現できるが、詳しくは実施例
の項で述べる。

〔実施例〕

本発明の一実施例を第１図を用いて説明する。

第１図において１−．２はそれぞれ第１および第２のノ
ーマリオン型ＦＥＴ、３はダイオード、４は容量性の素
子、５はダイオードに電流を供給するための高抵抗値の
負荷素子である。また、１００は入力端、１０１は出力
端、１１０は高電位側の電源、１２０，１２５は低電位
側の電源である。

ここで便宜上、ＦＥＴＩ、ＦＥＴ２のしきい電圧をＶｔ
、に値をに、ゲート幅をそれぞれＷｌ。

Ｗ２．ダイオード３の順方向降下電圧をＶｆ、入刃端１
００の電圧をｖｉ、出力端１０１の電圧をＶ　ｏ　、ソ
ースフォロワとダイオードの接続点１０２の電圧をＶＰ
と表わすものとする。

ＦＥＴＩ、ＦＥＴ２が飽和条件（すなわち、高電位側電
源１１０の電圧がＶｉ−Ｖｔより高く、低電位側電源１
２０の電圧がＶＰ十Ｖｔより低い）を満足する時もしく
はほぼ満足する時には各ＦＥＴに流れる電流はゲート・
ソース間の電圧のみによってほぼ決まる。高抵抗値の負
荷素子５に流れる電流を無視すると、ＦＥＴＩとＦＥＴ
２に流れる電流は等しくに−Ｗ１−（ｖｉ−ｖｐ−ｖｔ）２＝に−Ｗ２・Ｖｔ２
・・・（１）となる、ＦＥＴＩ、ＦＥＴ２はノーマリオン型すなわち
Ｖｔ＜Ｏであるから、（１）式を解くととなる。Ｖｔは
温度上昇に対して低くなることから、Ｗ２＞Ｗｌとして
おけばソースフォロワ回路のレベルシフト量Ｖ　３．−
　Ｖ　ｐは温度上昇に対して大きくなることになる。次
にノード１０２と出力端１０１の間にはダイオード１個
分の順方向降下電圧がかかつているからダイオードによ
るレベルシフト量はＶｐ　　Ｖｏ＝Ｖｆ　　　　　　　　　　　　　−（３
）となる。Ｖｆも温度上昇に対して低くなることから、
ダイオードによるレベルシフト量は温度上昇に対して小
さくなることがわかる。（２）式と（３）式より第１図
の回路全体のレベルシフト量を求めるとと表わされることになるが、ここで順方向降下電圧Ｖｆ
の温度係数とＦＥＴのしきい電圧Ｖｔの温度係数はほぼ
等しいということを利用して、（４）式の括弧内が−１
となるように各ＦＥＴのゲート幅を設計すればＶｆとＶ
ｔの温度変化は互いに打ち消し合うことになり、Ｖ　ｉ
　−Ｖ　ｏは温度に関係無くほぼ一定にすることができ
る。そのための条件はと表わされる。なお、この回路はＦＥＴＩのゲート・ソ
ース間にかかる電圧がゲートとチャネルの間の順方向降
下電圧と同程度以上になると、ゲートから電流が流れ込
み、上述の補償機構が作用しなくなる。ゲートとチャネ
ルの間の順方向降下電圧をＶｆ’　と表わすものとする
と、これを避けるための条件は ■１−ｖｐ＜ｖｆ′　　　　　　　　　　　川（６）と
表わされるが、この式は（２）式と（５）式を用いてＶｔ＞　−Ｖｆ’　　　　　　　　　　　　　　　　・
・・（７）となる。通常、Ｇ　ａ　Ａ　ｓのＭＥＳＦＥ
Ｔでは室温（約２０℃）における順方向降下電圧は約０
．６　　Ｖ前後であり温度に対して−１，０〜−１，５
ｍＶ／’Ｃの割合で変化するから、１２０’ｃ付近では
約０．４５〜０．５ｖ程度となる。従って、１２０℃付
近でのｖｔは−０，５〜−０，４５Ｖ以上でなげればな
らない。ところが、Ｖｔの温度係数も−１，０〜−１，
５ｍＶ／”Ｃであるから、室温におけるＶｔは−０，４
〜−０，３ｖ以上ということになる。さらに、ＦＥＴ２
がノーマリオン型でなければ回路に電流が流れなくなっ
て上述の補償機構が作用しなくなることも明らかである
。従って、室温におけるＶ　ｔ、の範囲は −０，４〜−ｏ、３　ｖ＜ｖ　ｔ　＜　ＯＶ　　　　　
　・（８）に制限される。

第２図は本発明の他の実施例を示す回路図であり、第１
図の回路に更にもう１段ソースフォロワを付加した構成
になっている。このように構成すれば、（８）式の制限
を緩和することができる。すなわち、ＦＥＴＩＩ、ＦＥ
Ｔ１２．ＦＥＴ２１゜ＦＥＴ２２のゲート幅をそれぞれ
Ｗｌｌ、Ｗ１２゜Ｗ２１．Ｗ２２とすると（２）式、（
４）式はそれぞれ・・・（９）となり、括弧内が−１となる条件はとなる。仮りに、Ｗ１１＝Ｗｉ２．Ｗ２１＝Ｗ２２とな
るように設計するものとすればＶｉ−Ｖｐ＝−Ｖｔ＜２
ＸＶｆ’　　　　　　−（１３）となり、（８）式の条
件は −０，８〜−〇、６Ｖ＜Ｖｔ＜Ｏｖ　　　　　　・・・
（１４）と緩和される。ソースフォロワを３段以上接続
すれば、更に緩和されることも明らかである。なお、（
８）式、　（１４）式の条件は、それぞれ（５）式、　
（１，２）式を満足させて温度補償を完全に行った場合
に必要な条件であり、完全に補償する程の必要がない時
には、（５）式、　（１２）式の条件を多少崩して（８
）式、　（１４）式の条件を緩和できることは言うまで
もない。また、ダイオードの個数を２個以上にしてレベ
ルシフト量を増すことも可能である。この場合、ダイオ
ードの個数をｎ、ソースフォロワの段数をｍとすると（
５）式または（１１）式に相当する式は・・・（１５）となる。但し、ここでＷｘｓ、Ｗ２１はそれぞれ１段目
（ｉ＝１．２．・・・＋ｍ）のソースフォロワの第１お
よび第２のＦＥＴのゲート幅を表わすものとする。

更に、ＦＥＴＩの飽和条件を満足しやすくするために、
第３図に示すように、ダイオードをソースフォロワの前
段に接続することもできる。また、第４図に示すように
ソースフォロワの途中に入れることも可能である。また
、第５図に示すように、２箇所以上にダイオードを接続
することも可能である。いずれの場合にも、ダイオード
の総数をｎソースフォロワの総段数をｍとして（１５）
式が成立する。

なお、ここまではレベルシフト量が温度に対して変化し
ないようにするものとして説明してきたが、実際の使用
条件下では次段につなぐ回路の論理しきい電圧も温度に
対して変化するのが普通である。例えば、第６図に示す
ようにＦＥＴ２個から成るインバータ回路をつないだ場
合、インバータを構成するＦＥＴ６，７のしきい電圧を
ｖｔ’　。

ゲート幅をそれぞれＷ６．Ｗ７．インバータの論理しき
い電圧をｖｔ　ｈ、下側の電源１３０の電圧をＶｓｓと
表わすものとするととなるが、動作マージンを確保するために普通はＷ７＞
Ｗ６と設計するから温度が上昇すると論理しきい電圧ｖ
ｔｈは下がることになる。従って、この分まで補償する
ためには、温度が上昇した時にレベルシフト回路全体の
レベルシフト量が増えるように設計する必要がある。こ
の分を含めて温度変化が丁度打ち消すようにするために
は（１５）式の代わりに・・・（１７）が成立するようにゲート幅を設計することになる。

また、第６図においてＦＥＴ６とＦＥＴ７のしきい電圧
を異なった値に設計しＦＥＴ７のしきい電圧がＯｖ近く
になるようにした場合には、高いレベルシフト量を得る
必要はない。この時にはダイオード３と負荷素子５を取
り除き、ソースフォロワの出力を直接ＦＥＴ７のゲート
電極に接続することも可能である。この場合には、（１
７）式の代わりに・・・（１８）を用いて設計することになる。但し、Ｋ６．に７はそれ
ぞれＦＥＴ６．ＦＥＴ７のに値を表わすものである。

また、ここまではソースフォロワを構成するＦＥＴのＶ
ｔおよびに値は等しいものとして説明してきたが、必ず
しも等しい必要はない。例えば、第１図でＦＥＴ１．（
７）ＶｔをＶｔｌ、に値をＫｌ。

ＦＥＴ２（７）ＶｔをＶｔ２．に値をに２と表わすもの
とすれば（４）式に相当する式は・・・（１９）と表わされることになる。ここで、Ｖｆ、Ｖｔｌ。

Ｖｔ２の温度変化は互いにほぼ等しく、Ｋ１とに２の比
も温度によってあまり変わらないことから（５）式およ
び（１５）式に相当する式はそれぞれ・・・（ｚｌ）と表わすことができる。ただし、Ｋｌｍ、Ｗ２ｍはそれ
ぞれＦＥＴ１ｍ、ＦＥＴ２ｍのに値を表わすものである
。この場合には（６）式を満足するための条件が（８）
式や（１４）式でなくなることは当然である。

更に、ＦＥＴ２の代わりに他の負荷素子を使用すること
も可能である。この場合、ソースフォロワによる信号振
幅の減衰を生じないようにするためには、その負荷素子
はＦＥＴのように印加電圧がある程度以上になると電流
値があまり増加しない特性（すなわち飽和特性）を持っ
ていることが必要である。また、温度上昇によってソー
スフォロワ回路のレベルシフト量が増えるようにするた
めには、その負荷素子に流れる電流が温度上昇によって
増加することが望ましい。例えば、第１図においてＦＥ
Ｔ２を他の負荷素子に置き換え、その素子に流れる電流
を工ｏと表わすものとすると（１）式に相当する式はに−Ｗ］、（Ｖｊ　Ｖｐ−Ｖｔ）”＝Ｉｏ　　　−・−
（２ｚ）と表わされることになり、ソースフォロワによ
るレベルシフト量はとなる。温度上昇によってＶｔは低くなるから、左辺が
増えるようにするためには第２項の増加がＶｔの低下を
上回るようにする必要がある。従って、ＩＯは温度上昇
によって増加することが望ましい。第２図以降の回路に
ついてもＦＥＴ２゜２］、、２２を他の負荷素子に置き
換え得ることは言うまでもない。

なお、各図における容量性素子４は入力信号の高周波成
分を素通りさせるためのものであり、これによって補償
回路による信号遅延を殆ど生じさせないようにすること
ができる。

〔発明の効果〕

以上述べたように、本発明によれば制御信号を使わずに
レベルシフト量の温度補償をすることが可能である。

【図面の簡単な説明】

第１図〜第５図は、それぞれ本発明の一実施例を示す回
路図、第６図は第１図の回路の一応用例を示す回路図で
ある。１．１１．１２，１ｍ−第１のＦＥＴ、２，２１゜２２
．２ｍ−第２のＦＥＴ、３，３１，３２゜３３．３４・
・・ダイオード、４・・・容量性素子、５゜５１、．５
２・・・高抵抗値の負荷素子、６，７・・・インバータ
を構成するＦＥＴ、１００・・・入力端、１０１・・・
レベルシフト回路の出力端、１０３・・・インバータの
出力端、１１０，１１１，１１５・・・高電位側電源、
１２０，１２１，１２５，１２６゜１３０・・・低電位
側電源。１＼、再／図第２−ロ緩ゆＱ

Claims

【特許請求の範囲】１、ゲート電極に入力信号を受けソース電極から出力信
号を取り出す第１のＦＥＴと、一端を電源に接続され他
端を上記第１のＦＥＴのソース電極に接続された負荷素
子とからなるソースフォロワ回路を少なくとも１段以上
含むレベルシフト回路において、上記ゲート電極とソー
ス電極との間にかかっている電圧が温度上昇とともに増
加することを特徴とするレベルシフト回路。２、少なくとも１個以上のダイオードを含み、上記ダイ
オードは上記ソースフォロワ回路の前段または後段また
は上記第１のＦＥＴのソース電極と上記負荷素子の他端
との間のうち少なくとも１箇所以上に接続されているこ
とを特徴とする特許請求の範囲第１項のレベルシフト回
路。３、上記ソースフォロワ回路を、少なくとも２段以上含
むことを特徴とする特許請求の範囲第１項または第２項
のレベルシフト回路。４、上記ソースフォロワ回路内の負荷素子は飽和特性を
持った抵抗性の素子であることを特徴とする特許請求の
範囲第１項、第２項、または、第３項のレベルシフト回
路。５、上記ソースフォロワ回路内の負荷素子は、温度が上
昇すると電流が増加することを特徴とする特許請求の範
囲第１項、第２項、第３項、または第４項のレベルシフ
ト回路。６、上記ソースフォロワ回路内の負荷素子はゲート電極
とソース電極を共通に接続した第２のＦＥＴであること
を特徴とする特許請求の範囲第１図、第２項、第３項、
第４項、または第５項のレベルシフト回路。７、上記第２のＦＥＴのゲート幅は、上記第１のＦＥＴ
のゲート幅より大きいことを特徴とする特許請求の範囲
第６項のレベルシフト回路。８、上記第２のＦＥＴのゲート幅と上記第１のＦＥＴの
ゲート幅の比の平方根の総和が、上記ソースフォロワ回
路の段数と上記ダイオードの個数の和におおむね等しい
ことを特徴とする特許請求の範囲第６項または第７項の
レベルシフト回路。９、上記第２のＦＥＴのゲート幅と上記第１のＦＥＴの
ゲート幅の比の平方根の総和が、上記ソースフォロワ回
路の段数と上記ダイオードの個数の和、および、それに
１を加えた数の間にあることを特徴とする特許請求の範
囲第６項、第７項、または、第８項のレベルシフト回路
。１０、上記レベルシフト回路の入出力間に容量性の素子
を接続したことを特徴とする特許請求の範囲第１項、第
２項、第３項、第４項、第５項、第６項、第７項、第８
項、または第９項のレベルシフト回路。