JPS62266646A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
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- JPS62266646A JPS62266646A JP11140886A JP11140886A JPS62266646A JP S62266646 A JPS62266646 A JP S62266646A JP 11140886 A JP11140886 A JP 11140886A JP 11140886 A JP11140886 A JP 11140886A JP S62266646 A JPS62266646 A JP S62266646A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理装置であるマスタ・プロセッサとデ
ータ・バスおよびアドレスφバスを共有する、スレーブ
・プロセッサと主記憶装置の間のデータ転送方式に関す
る。
ータ・バスおよびアドレスφバスを共有する、スレーブ
・プロセッサと主記憶装置の間のデータ転送方式に関す
る。
大規模集積回路（ＬＳＩ）１チツプで構成されるマイク
ロプロセッサでぼ、チップ内に集積できる素子数に限り
があるため、浮動小数点演算などの高機能な命令を実行
するのは困難である。そこで、命令セットを分割し、各
々をマスタープロセッサとスレーブ・プロセッサの２個
のプロセッサで実行させる方法が広く用いられている。
ロプロセッサでぼ、チップ内に集積できる素子数に限り
があるため、浮動小数点演算などの高機能な命令を実行
するのは困難である。そこで、命令セットを分割し、各
々をマスタープロセッサとスレーブ・プロセッサの２個
のプロセッサで実行させる方法が広く用いられている。
マスタ・プロセッサとは単独でも中央処理装置（ＣＰＵ
）として動作できるプロセッサである。スレーブ・プロ
セッサとはマスタ・プロセッサによって制御され、マス
タ・プロセッサでは実行できない命令をスレーブ・プロ
セッサに代って実行するプロセッサである。マスタープ
ロセッサおよびスレーブ・プロセッサは各々ｌチップの
ＬＳＩで構成され、チップ間の接続を少なくするため、
マスタ・プロセッサと主記憶間のデータ・バスをスレー
ブ・プロセッサと共有するのが普通である。
）として動作できるプロセッサである。スレーブ・プロ
セッサとはマスタ・プロセッサによって制御され、マス
タ・プロセッサでは実行できない命令をスレーブ・プロ
セッサに代って実行するプロセッサである。マスタープ
ロセッサおよびスレーブ・プロセッサは各々ｌチップの
ＬＳＩで構成され、チップ間の接続を少なくするため、
マスタ・プロセッサと主記憶間のデータ・バスをスレー
ブ・プロセッサと共有するのが普通である。
マスタ・プロセッサとスレーブ・プロセッサをそれぞれ
ｌチップのＬＳＩで実現した例としてＭＣ：８８０２０
およびＭＣ１ｌｔ８８８１がある。スレーブ・プロセッ
サ（ＭＣ：８８８８１ ）とマスタ・プロセッサ（Ｍ（
：８８０２０ ）の間のインターフェースおよび通信プ
ロトコルはｒＭｃ８８０２０３２−Ｂｉｔ Ｍｉｃｒｏ
ｐｒｏｃｅｓｓｏｒＩＪｓｅｒ’ｓ Ｍａｒ＋ｕａｌ、
Ｍｏｔｒｏｌｌａ Ｊに記述されている。
ｌチップのＬＳＩで実現した例としてＭＣ：８８０２０
およびＭＣ１ｌｔ８８８１がある。スレーブ・プロセッ
サ（ＭＣ：８８８８１ ）とマスタ・プロセッサ（Ｍ（
：８８０２０ ）の間のインターフェースおよび通信プ
ロトコルはｒＭｃ８８０２０３２−Ｂｉｔ Ｍｉｃｒｏ
ｐｒｏｃｅｓｓｏｒＩＪｓｅｒ’ｓ Ｍａｒ＋ｕａｌ、
Ｍｏｔｒｏｌｌａ Ｊに記述されている。
第２図は従来例１のハードウェア構成を示す図である。
マスタ・プロセッサ２０１は中央処理装置、スレーブ・
プロセッサ２０２はマスタ拳プロセッサ２０１の拡張命
令を実行するスレーブ・プロセッサ、メモリ２０３はマ
スタ・プロセッサ２０１によってアクセスされる主記憶
装置である。データ・バス２１１はマスタ・プロセッサ
２０１．スレーブ・プロセッサ２０２、メモリ２０３の
間でデータを送受信するための３２ビット幅のバス、ア
ドレス・バス２１２はマスタ・プロセッサ２０１によっ
て駆動されメモリ２０３のアドレスを指定するためのバ
ス、バス・ステータス２１３はマスタ・プロセッサ２０
１によって駆動され、データ・バス２１１に対して送信
する装置および受信する装置を指定するバスである。
プロセッサ２０２はマスタ拳プロセッサ２０１の拡張命
令を実行するスレーブ・プロセッサ、メモリ２０３はマ
スタ・プロセッサ２０１によってアクセスされる主記憶
装置である。データ・バス２１１はマスタ・プロセッサ
２０１．スレーブ・プロセッサ２０２、メモリ２０３の
間でデータを送受信するための３２ビット幅のバス、ア
ドレス・バス２１２はマスタ・プロセッサ２０１によっ
て駆動されメモリ２０３のアドレスを指定するためのバ
ス、バス・ステータス２１３はマスタ・プロセッサ２０
１によって駆動され、データ・バス２１１に対して送信
する装置および受信する装置を指定するバスである。
マスタ・プロセッサ２０１．スレーブ・プロセッサ２０
２およびメモリ２０３に関して、バス・ステータス２１
３は表１のように符号化されている。
２およびメモリ２０３に関して、バス・ステータス２１
３は表１のように符号化されている。
表１
註Ｘ ： ｄｏｎ’ｔ ｃａｒｅ
表１で明らかなように、データ・バス２１１の送信装置
、受信装置の内、少なくとも一方はマスク会プロセッサ
２０１でなければならない、従って、スレーブφプロセ
ッサ２０２で実行される命令でメモリ２０３上のデータ
を読み書きする場合は第３図（ａ）（ｂ）に示すように
、バス・サイクル４０１および４０３でマスタ・プロセ
ッサ２０１ヘデータヲ一時ｔ’えておき、バス・サイク
ル４０２および４０４でマスタ・プロセッサ２０１が蓄
えておいたデータを転送する。
、受信装置の内、少なくとも一方はマスク会プロセッサ
２０１でなければならない、従って、スレーブφプロセ
ッサ２０２で実行される命令でメモリ２０３上のデータ
を読み書きする場合は第３図（ａ）（ｂ）に示すように
、バス・サイクル４０１および４０３でマスタ・プロセ
ッサ２０１ヘデータヲ一時ｔ’えておき、バス・サイク
ル４０２および４０４でマスタ・プロセッサ２０１が蓄
えておいたデータを転送する。
マスタ・プロセッサとスレーブ番プロセッサの従来例２
として２８００００およびＺ８０７Ｑがある。スレーブ
・プロセンサ２８０７Ｇとマスタ・プロセッサｚｓｏｏ
ｏｏの間のインターフェースおよび通信プロトコルはｒ
Ｚ８００ＱＯＣＰＵ Ｐｒｅｌｉｍｉｎａｒｙ Ｔｅ
ｃｈｎｉｃａｌＭａｎｕａｌ、 Ｚｉｌｏｇ Ｊに記述
され−（イる。
として２８００００およびＺ８０７Ｑがある。スレーブ
・プロセンサ２８０７Ｇとマスタ・プロセッサｚｓｏｏ
ｏｏの間のインターフェースおよび通信プロトコルはｒ
Ｚ８００ＱＯＣＰＵ Ｐｒｅｌｉｍｉｎａｒｙ Ｔｅ
ｃｈｎｉｃａｌＭａｎｕａｌ、 Ｚｉｌｏｇ Ｊに記述
され−（イる。
従来例２のハードウェア構成は第２図の従来例１と同様
である。マスタ・プロセッサ２０１ 、スレーブ・プロ
セッサ２０２、メモリ２０１に関して。
である。マスタ・プロセッサ２０１ 、スレーブ・プロ
セッサ２０２、メモリ２０１に関して。
バス・ステータス２１３は表２のように符号化されてい
る。
る。
７・′
、５／′
表２
註 Ｘ ： ｄｏｎ’ ｔ ｃａｒｅスレーブ・プロ
セッサ２０２で実行される命令でメモリ２０３上のデー
タを読み書きする場合は、第４図（ａ） （ｂ）に示す
ようにスレーブ・プロセッサ２０２とメモリ２０３の間
で直接にデータ・バス２１１を介してデータを送受信す
る。パス舎サイクル６０１゜６０２において、マスター
プロセッサ２０１はバス拳ステータス２１３およびアド
レス・バス２１２を駆動するが、データ・バス２１１に
は関与しない。
セッサ２０２で実行される命令でメモリ２０３上のデー
タを読み書きする場合は、第４図（ａ） （ｂ）に示す
ようにスレーブ・プロセッサ２０２とメモリ２０３の間
で直接にデータ・バス２１１を介してデータを送受信す
る。パス舎サイクル６０１゜６０２において、マスター
プロセッサ２０１はバス拳ステータス２１３およびアド
レス・バス２１２を駆動するが、データ・バス２１１に
は関与しない。
上述した従来例１．２のアドレス・バス２１２はバイト
（８ヒツト）単位でメモリ２０３をアドレスできるのに
対し、データ拳バス２１１は３２ビット幅である。従っ
て、３２ビツトデータは、第５図（ａ）（ｂ）（ｃ）（
ｄ）に示す４通りの方法でメモリ２０３に格納できる。
（８ヒツト）単位でメモリ２０３をアドレスできるのに
対し、データ拳バス２１１は３２ビット幅である。従っ
て、３２ビツトデータは、第５図（ａ）（ｂ）（ｃ）（
ｄ）に示す４通りの方法でメモリ２０３に格納できる。
第５図（ａ）のように先頭アドレスが４の倍数であるデ
ータをアラインされたデータと呼び、第５図（ｂ）（ｃ
） （ｄ）のように先頭アドレスが４の倍数でないデー
タをアラインされていないデータと呼ぶ、づスタープロ
セッサ２０１は、メモリ２０３上のアラインされていな
いデータも扱うためにデータをアラインする回路（アラ
イナ−と呼ぶ）を内蔵し、マスタープロセッサ２０１内
部ではアラインされたデータを処理する。
ータをアラインされたデータと呼び、第５図（ｂ）（ｃ
） （ｄ）のように先頭アドレスが４の倍数でないデー
タをアラインされていないデータと呼ぶ、づスタープロ
セッサ２０１は、メモリ２０３上のアラインされていな
いデータも扱うためにデータをアラインする回路（アラ
イナ−と呼ぶ）を内蔵し、マスタープロセッサ２０１内
部ではアラインされたデータを処理する。
従来例１では、スレーブのプロセッサ２０２とメモリ２
０３の間のデータ転送は必ずマスタ・プロセッサ２０１
を介して行なうため、ミスアラインされたメモリ・デー
タをマスタ・プロセッサ２０１でアラインしてヌレ−ブ
ープロセッサ２０２に転送したり、スレーブ囃プロセッ
サ２０２から受取ったアラインされたデータをミスアラ
インしてメモリ２０３へ書込むことができる。従って、
スレーブ・プロセッサ２０２の内部にアライナ−は必要
がなく、スレーブ囃プロセッサ２０２のハードウェアは
少なくてすむ。一方、スレーブ・プロセッサ２０２とメ
モリ２０３の間のデータ転送回数は、従来例２の約２倍
必要となる。
０３の間のデータ転送は必ずマスタ・プロセッサ２０１
を介して行なうため、ミスアラインされたメモリ・デー
タをマスタ・プロセッサ２０１でアラインしてヌレ−ブ
ープロセッサ２０２に転送したり、スレーブ囃プロセッ
サ２０２から受取ったアラインされたデータをミスアラ
インしてメモリ２０３へ書込むことができる。従って、
スレーブ・プロセッサ２０２の内部にアライナ−は必要
がなく、スレーブ囃プロセッサ２０２のハードウェアは
少なくてすむ。一方、スレーブ・プロセッサ２０２とメ
モリ２０３の間のデータ転送回数は、従来例２の約２倍
必要となる。
従来例２では、スレーブ・プロセッサ２０２トメモリ２
０３の間で直接に転送を行なうため、スレーブ・プロセ
ッサ２０２とメモリ２０３の間のデータ転送回数は従来
例１の約半分で済む。一方、メモリ・データがアライン
されていない場合、スレーブ・プロセッサ２０２内に７
ライナーが必要となり、スレーブ囃プロセッサ２０２の
バードウｔアが増大してしまう。マスクやプロセッサ２
０１用命令でアラインされていないメモリーデータを扱
うためマスタ・プロセッサ２０１にもアライナ−が必要
である。また、マスタ・プロセ・フサ２０１１台にスレ
ーブ・プロセッサ２０２を複数台接続した場合、全ての
スレーブ・プロセッサの内部にアライナ−が必要であり
、ハードウェアの増加が顕著である。
０３の間で直接に転送を行なうため、スレーブ・プロセ
ッサ２０２とメモリ２０３の間のデータ転送回数は従来
例１の約半分で済む。一方、メモリ・データがアライン
されていない場合、スレーブ・プロセッサ２０２内に７
ライナーが必要となり、スレーブ囃プロセッサ２０２の
バードウｔアが増大してしまう。マスクやプロセッサ２
０１用命令でアラインされていないメモリーデータを扱
うためマスタ・プロセッサ２０１にもアライナ−が必要
である。また、マスタ・プロセ・フサ２０１１台にスレ
ーブ・プロセッサ２０２を複数台接続した場合、全ての
スレーブ・プロセッサの内部にアライナ−が必要であり
、ハードウェアの増加が顕著である。
本発明のデータ転送方式は、
マスタ・プロセッサとスレーブ囃プロセッサの間でデー
タ転送を行なう第１のデータ転送手段と、 スレーブ・プロセッサと主記憶装置の間でデータ転送を
行なう第２のデータ転送手段と、マスタ・プロセッサと
主記憶装置の間でデータ転送を行なう第３のデータ転送
手段と、主記憶装置上のデータがアラインされているか
否かをマスタ・プロセッサが検出する検出手段と、 マスタ・プロセッサ内部に設けられ、アラインされてい
ないデータをアラインされたデータへ変換し、またはそ
の逆変換するデータ変換手段と。
タ転送を行なう第１のデータ転送手段と、 スレーブ・プロセッサと主記憶装置の間でデータ転送を
行なう第２のデータ転送手段と、マスタ・プロセッサと
主記憶装置の間でデータ転送を行なう第３のデータ転送
手段と、主記憶装置上のデータがアラインされているか
否かをマスタ・プロセッサが検出する検出手段と、 マスタ・プロセッサ内部に設けられ、アラインされてい
ないデータをアラインされたデータへ変換し、またはそ
の逆変換するデータ変換手段と。
検出手段によって主記憶装置上のデータがアラインされ
ていることが検出された場合、第２のデータ転送手段を
用い、主記憶装置上のデータがアラインされていないこ
とが検出された場合、データ変換手段を経由して第１、
第３のデータ転送手段を用いスレーブ・プロセッサと主
記憶装置の間のデータ転送を行なう制御手段とを有する
。
ていることが検出された場合、第２のデータ転送手段を
用い、主記憶装置上のデータがアラインされていないこ
とが検出された場合、データ変換手段を経由して第１、
第３のデータ転送手段を用いスレーブ・プロセッサと主
記憶装置の間のデータ転送を行なう制御手段とを有する
。
メモリ・データがアラインされている場合は、メモリ伸
スレーブφプロセッサ間で直接にデータ転送を行なうた
め、データ転送回数が少なくて済み、また、メモリ・デ
ータがアラインされていない場合は、データ転送をマス
タ・プロセッサで中継し、マスタ・プロセッサに含まれ
るアライナ−を使用することにより、スレーブ傘プロセ
ッサに７ライナーを含まなくて済む。
スレーブφプロセッサ間で直接にデータ転送を行なうた
め、データ転送回数が少なくて済み、また、メモリ・デ
ータがアラインされていない場合は、データ転送をマス
タ・プロセッサで中継し、マスタ・プロセッサに含まれ
るアライナ−を使用することにより、スレーブ傘プロセ
ッサに７ライナーを含まなくて済む。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のスレーブ・プロセッサ制御方式の一実
施例のハードウェア構成を示す図である。
施例のハードウェア構成を示す図である。
マスクのプロセッサ１０１は中央処理装置、スレーブ・
プロセッサ１０２はマスタ・プロセッサ１０１の拡張命
令を実行するスレーブ・プロセッサ、メモリ１０３はマ
スタ・プロセッサ１０１によってアクセスされる主記憶
装置である。データ・バス１１１はマスタ・プロセッサ
１０１、スレーブ・プロセッサ１０２およびメモリ１０
３の間でデータを送受信するための３２ビット幅のバス
、アドレス・バス１１２はマスタ・プロセッサ１０１に
よって駆動されメモリ１０３のアドレスを１バイト（８
ビツト）単位で指定するためのバス、バス拳ステータス
１１３はマスタ曇プロセッサｌｏｔによって駆動され、
データ・バス１１１に対して送信する装置および受信す
る装置を指定するバスである。
プロセッサ１０２はマスタ・プロセッサ１０１の拡張命
令を実行するスレーブ・プロセッサ、メモリ１０３はマ
スタ・プロセッサ１０１によってアクセスされる主記憶
装置である。データ・バス１１１はマスタ・プロセッサ
１０１、スレーブ・プロセッサ１０２およびメモリ１０
３の間でデータを送受信するための３２ビット幅のバス
、アドレス・バス１１２はマスタ・プロセッサ１０１に
よって駆動されメモリ１０３のアドレスを１バイト（８
ビツト）単位で指定するためのバス、バス拳ステータス
１１３はマスタ曇プロセッサｌｏｔによって駆動され、
データ・バス１１１に対して送信する装置および受信す
る装置を指定するバスである。
マスタ・プロセッサ１０１は、命令デコード・ユニット
１２Ｂ 、 実効アドレス計算ユニー／）１２５．ｔペ
ランド・データを一時保持するレジスタ１２３を含む演
算実行ユニット１２４およびデータをアライン／逆アラ
インするアライナ−１２１を含むバス制御ユニット１２
２からなる。スレーブ・プロセッサ１０２は、バスφス
テータス１１３およびアドレス・バス１１２をデコード
してスレーブΦプロセッサ１０２がデータ・バス１１１
の送受信装置かどうかを識別するデコーダ１３２と演算
実行ユニット１３１を含む。
１２Ｂ 、 実効アドレス計算ユニー／）１２５．ｔペ
ランド・データを一時保持するレジスタ１２３を含む演
算実行ユニット１２４およびデータをアライン／逆アラ
インするアライナ−１２１を含むバス制御ユニット１２
２からなる。スレーブ・プロセッサ１０２は、バスφス
テータス１１３およびアドレス・バス１１２をデコード
してスレーブΦプロセッサ１０２がデータ・バス１１１
の送受信装置かどうかを識別するデコーダ１３２と演算
実行ユニット１３１を含む。
バス・ステータス１１３は表３のように符号化され、マ
スタ・プロセッサ１０１ 、スレーブ・プロセッサ１０
２ 、メモリ１０３の内、いずれも送信装置および受信
装置として使用できる。
スタ・プロセッサ１０１ 、スレーブ・プロセッサ１０
２ 、メモリ１０３の内、いずれも送信装置および受信
装置として使用できる。
表３
マスタ・プロセッサ１０１の命令デコード・ユニット１
２Ｂがメモリ・アクセスを伴うスレーブ・プロ遍ツサ１
０２用命令をデコードすると、実効７Ｆｌ／ス計算ユニ
、 ト１２５はメモリ１０３の先頭アドレスを計算し、
先頭アドレスを演算実行ユニー／ ト１２４ とバス制
御ユニット１２２へ伝える。バス制御ユニット１２２は
、メモリ１０３の先頭アドレスが４の倍数か否かでメモ
リ・データがアラインされているか否かを判別し、バス
番ステータス１１３の値を、演算実行ユニット１２４は
バス・サイクルのシーケンスを以下のように変える。
２Ｂがメモリ・アクセスを伴うスレーブ・プロ遍ツサ１
０２用命令をデコードすると、実効７Ｆｌ／ス計算ユニ
、 ト１２５はメモリ１０３の先頭アドレスを計算し、
先頭アドレスを演算実行ユニー／ ト１２４ とバス制
御ユニット１２２へ伝える。バス制御ユニット１２２は
、メモリ１０３の先頭アドレスが４の倍数か否かでメモ
リ・データがアラインされているか否かを判別し、バス
番ステータス１１３の値を、演算実行ユニット１２４は
バス・サイクルのシーケンスを以下のように変える。
（１）メモリ１０３→スレーブφプロセツサ１０２の転
送 （１−ａ） メモリ・データがアラインされている場合 第４図（ａ）に示すようにメモリ１０３からスレーブ・
プロセッサ１０２へ直接、転送する。
送 （１−ａ） メモリ・データがアラインされている場合 第４図（ａ）に示すようにメモリ１０３からスレーブ・
プロセッサ１０２へ直接、転送する。
第５図（ａ）のような３２ビツトデータならば、バス・
サイクル６０１が１回で済む。
サイクル６０１が１回で済む。
（１−ｂ） メモリΦデータがアラインされていない場
合 第３図（ａ）に示すように、バス会サイクル４０１ に
よってアラインされていないメモリ・データはアライナ
−１２１によってアラインされレジスタ１２３へ蓄えら
れる。その後、バス−サイクル４０２によって、レジス
タ１２３のアラインされたデータをスレーブ・プロセッ
サ１０２の演算実行ユニット１３１へ転送する。
合 第３図（ａ）に示すように、バス会サイクル４０１ に
よってアラインされていないメモリ・データはアライナ
−１２１によってアラインされレジスタ１２３へ蓄えら
れる。その後、バス−サイクル４０２によって、レジス
タ１２３のアラインされたデータをスレーブ・プロセッ
サ１０２の演算実行ユニット１３１へ転送する。
第５図（ｂ） （ｃ） （ｄ）のような３２ビツトのデ
ータならば、バス・サイクル４０１が２回、バス会サイ
クル４０２が１回必要である。
ータならば、バス・サイクル４０１が２回、バス会サイ
クル４０２が１回必要である。
（２）スレーブ・プロセッサ１０２→メモリ１０３の転
送 （２−ａ）メモリ・データがアラインされている場合 第４図（ｂ）に示すように、スレーブ・プロセッサ１０
２からメモリ１０３へ直接、転送する。第５図（ａ）の
ような３２ビツトデータならば、バス・サイクル８０２
が１回で済む。
送 （２−ａ）メモリ・データがアラインされている場合 第４図（ｂ）に示すように、スレーブ・プロセッサ１０
２からメモリ１０３へ直接、転送する。第５図（ａ）の
ような３２ビツトデータならば、バス・サイクル８０２
が１回で済む。
（２−ｂ）メモリ・データがアラインされていない場合
第３図（ｂ）に示すように、バス−サイクル４０３によ
ってアラインされたデータをレジスタ１２３へ転送し、
その後レジスタ１２３のデータを７ライナー１２１によ
って逆アラインし、バス・サイクル４０４によってメモ
リ１０３へ転送される。第５図（ｂ）（ｃ） （ｄ）の
ような３２ビツトのデータならばバス−サイクル４０３
が１回、バス・サイクル４０４が２回必要である。
ってアラインされたデータをレジスタ１２３へ転送し、
その後レジスタ１２３のデータを７ライナー１２１によ
って逆アラインし、バス・サイクル４０４によってメモ
リ１０３へ転送される。第５図（ｂ）（ｃ） （ｄ）の
ような３２ビツトのデータならばバス−サイクル４０３
が１回、バス・サイクル４０４が２回必要である。
以上説明したように本発明は、メモリΦデータがアライ
ンされている場合は、メモリ→スレーブ・プロセッサ間
で直接にデータ転送を行なうため、データ転送回数が少
なくて済む効果があり、また、メモリ・データがアライ
ンされていない場合は、データ転送をマスタ・プロセッ
サで中継し、マスタ・プロセッサに含まれるアライナ−
を使用することにより、スレーブ・プロセッサにアライ
ナ−を含まなくて済む効果があり、さらに通常、メモリ
上のデータはアラインして置くことがほとんどであるた
め、スレーブ−プロセッサ用命令でのデータ転送時間の
短縮とスレーブ・プロセッサのハードウェアの軽減とい
う２つの効果がある。
ンされている場合は、メモリ→スレーブ・プロセッサ間
で直接にデータ転送を行なうため、データ転送回数が少
なくて済む効果があり、また、メモリ・データがアライ
ンされていない場合は、データ転送をマスタ・プロセッ
サで中継し、マスタ・プロセッサに含まれるアライナ−
を使用することにより、スレーブ・プロセッサにアライ
ナ−を含まなくて済む効果があり、さらに通常、メモリ
上のデータはアラインして置くことがほとんどであるた
め、スレーブ−プロセッサ用命令でのデータ転送時間の
短縮とスレーブ・プロセッサのハードウェアの軽減とい
う２つの効果がある。
第１図は本発明のデータ転送方式の一実施例のハードウ
ェア構成図、第２図は従来例のハードウェア構成図、第
３図は従来例１のデータ転送を示す図、第４図は従来例
２のデータ転送を示す図、第５図はメモリ上のデータの
アラインされている／いないを示す図である。 １０１・・・マスタ・プロセッサ、 １０２・・・スレーブ・プロセッサ、 １０３・・・メモリ、 １１１・・・データ・バス、 １１２・・・アドレス・バス。 １１３・・・バス・ステータス。
ェア構成図、第２図は従来例のハードウェア構成図、第
３図は従来例１のデータ転送を示す図、第４図は従来例
２のデータ転送を示す図、第５図はメモリ上のデータの
アラインされている／いないを示す図である。 １０１・・・マスタ・プロセッサ、 １０２・・・スレーブ・プロセッサ、 １０３・・・メモリ、 １１１・・・データ・バス、 １１２・・・アドレス・バス。 １１３・・・バス・ステータス。
Claims (1)
- 【特許請求の範囲】 中央処理装置であるマスタ・プロセッサとデータ・バス
およびアドレス・バスを共有する、スレーブ・プロセッ
サと主記憶装置の間のデータ転送方式であつて、 前記マスタ・プロセッサと前記スレーブ・プロセッサの
間でデータ転送を行なう第１のデータ転送手段と、 前記スレーブ・プロセッサと前記主記憶装置の間でデー
タ転送を行なう第２のデータ転送手段と、 前記マスタ・プロセッサと前記主記憶装置の間でデータ
転送を行なう第３のデータ転送手段と、前記主記憶装置
上のデータがアラインされているか否かを前記マスタ・
プロセッサが検出する検出手段と、 前記マスタ・プロセッサ内部に設けられ、アラインされ
ていないデータをアラインされたデータへ変換し、また
はその逆変換するデータ変換手段と、 前記検出手段によって前記主記憶装置上のデータがアラ
インされていることが検出された場合、第２のデータ転
送手段を用い、前記主記憶装置上のデータがアラインさ
れていないことが検出された場合、前記データ変換手段
を経由して第１、第３のデータ転送手段を用い前記スレ
ーブ・プロセッサと前記主記憶装置の間のデータ転送を
行なう制御手段とを有するデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11140886A JPS62266646A (ja) | 1986-05-14 | 1986-05-14 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11140886A JPS62266646A (ja) | 1986-05-14 | 1986-05-14 | デ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62266646A true JPS62266646A (ja) | 1987-11-19 |
| JPH0528423B2 JPH0528423B2 (ja) | 1993-04-26 |
Family
ID=14560399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11140886A Granted JPS62266646A (ja) | 1986-05-14 | 1986-05-14 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62266646A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02227768A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | データ処理システム |
-
1986
- 1986-05-14 JP JP11140886A patent/JPS62266646A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02227768A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | データ処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0528423B2 (ja) | 1993-04-26 |
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