JPS6226580B2 - - Google Patents
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- JPS6226580B2 JPS6226580B2 JP54142493A JP14249379A JPS6226580B2 JP S6226580 B2 JPS6226580 B2 JP S6226580B2 JP 54142493 A JP54142493 A JP 54142493A JP 14249379 A JP14249379 A JP 14249379A JP S6226580 B2 JPS6226580 B2 JP S6226580B2
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- JP
- Japan
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- oxide film
- silicon oxide
- glass
- emitter junction
- emitter
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- Expired
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 22
- 239000011521 glass Substances 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 239000002585 base Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000003513 alkali Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関するものである。
更に詳細に述べるならエミツター接合を有する
半導体装置、特に制御整流素子のエミツター接合
の表面保護に関するものである。
半導体装置、特に制御整流素子のエミツター接合
の表面保護に関するものである。
従来、制御整流素子のエミツター接合の表面保
護には、主としてシリコン酸化膜が使用されてい
た。しかし、シリコン酸化膜のみで表面保護され
たものは、素子使用時の電界及び電流の影響でシ
リコン酸化膜中の電荷分布及び漏洩電界によるシ
リコン酸化膜の上の電荷分布あるいは樹脂などで
モールドしてある場合は樹脂を含めた電荷分布が
変化することによりトリガ電流値（またはゲート
オン電流ＩGT）の値が変化する。このため回路に
組み込んだ時のこの変化が回路上の許容範囲を越
えると問題となる。又許容範囲を越えないまでも
変化しないことが望ましい。
護には、主としてシリコン酸化膜が使用されてい
た。しかし、シリコン酸化膜のみで表面保護され
たものは、素子使用時の電界及び電流の影響でシ
リコン酸化膜中の電荷分布及び漏洩電界によるシ
リコン酸化膜の上の電荷分布あるいは樹脂などで
モールドしてある場合は樹脂を含めた電荷分布が
変化することによりトリガ電流値（またはゲート
オン電流ＩGT）の値が変化する。このため回路に
組み込んだ時のこの変化が回路上の許容範囲を越
えると問題となる。又許容範囲を越えないまでも
変化しないことが望ましい。
本発明は上記トリガ電流の変化に妨ぐ構造を提
供するものである。
供するものである。
すなわち、エミツター接合を挾んでエミツター
領域とベース領域のシリコン酸化膜をエミツター
接合に平行に細く除去しこの除去部分と除去部分
に挾まれたシリコン酸化膜の上をガラスで被覆す
る方法である。このような構造ではエミツター接
合を保護した接合部の酸化膜は除去しないので、
シリコンとシリコン酸化膜の界面の状態が拡散終
了時点で決つているためゲートトリガ電流の大き
な要素となつている表面層を流れる電流値が小さ
く、又電流値の再現性もよい。この構造ではガラ
スが厚くついているため外部の影響もほとんど考
慮しなくてよい。又ガラスがシリコン酸化膜の両
端で接しているため、万一シリコン酸化膜の中で
電荷の再分布が起きても、それが際限なく広がる
ことがないので特性は大きく変動しない。更にガ
ラスとしてPbO系のガラスを用いればシリコン酸
化膜中のアルカリイオンのゲツタリング効果も期
待できる。
領域とベース領域のシリコン酸化膜をエミツター
接合に平行に細く除去しこの除去部分と除去部分
に挾まれたシリコン酸化膜の上をガラスで被覆す
る方法である。このような構造ではエミツター接
合を保護した接合部の酸化膜は除去しないので、
シリコンとシリコン酸化膜の界面の状態が拡散終
了時点で決つているためゲートトリガ電流の大き
な要素となつている表面層を流れる電流値が小さ
く、又電流値の再現性もよい。この構造ではガラ
スが厚くついているため外部の影響もほとんど考
慮しなくてよい。又ガラスがシリコン酸化膜の両
端で接しているため、万一シリコン酸化膜の中で
電荷の再分布が起きても、それが際限なく広がる
ことがないので特性は大きく変動しない。更にガ
ラスとしてPbO系のガラスを用いればシリコン酸
化膜中のアルカリイオンのゲツタリング効果も期
待できる。
次に本発明を実施例に基づいて詳細に説明す
る。
る。
第１図はメモリ型の制御整流素子、第２図はプ
レーナー型の制御整流素子を示す。図に於いて１
はＮ型シリコン基板であり、２は拡散により形成
されたＰ型拡散層である。３がシリコン酸化膜除
去部からＮ型不純物を拡散することにより形成さ
れたエミツター領域である。５がエミツター接合
がシリコン酸化膜に接している部分である。次に
第１図ではエツチングによりメサ溝４を形成す
る。次に写真蝕刻技術によりエミツター接合を挾
んでエミツター領域３とベース領域のシリコン酸
化膜をエミツター接合に平行に除去する。第２図
に於いては６，７の領域と同時に主接合の表面保
護の必要な領域８のシリコン酸化膜を除去する。
次にシリコンの露出部にガラスをつけるのである
が、例えば電気流動法でガラスをつける場合エミ
ツター接合を覆つている酸化膜の巾の１／２が焼
成後のガラス厚の１／３以下にしておけば主接合
８と同時にこの酸化膜の上もガラスで被覆され
る。次に電極部のシリコン酸化膜を除去しメツキ
又は蒸着により電極１０，１１，１２を形成後、
個々の素子に切断する。上記実施例は電気流動法
によりガラスを一度に付けられ非常に便利である
が、この場合主接合及びエミツター接合上を覆う
ガラスは同一種類のものである。しかし例えば印
刷法などと組み合せると、主接合とエミツター保
護のガラスを変えることも可能である。又電気流
動法を用いなければエミツター接合を覆つている
シリコン酸化膜の巾の制限は不要となる。
レーナー型の制御整流素子を示す。図に於いて１
はＮ型シリコン基板であり、２は拡散により形成
されたＰ型拡散層である。３がシリコン酸化膜除
去部からＮ型不純物を拡散することにより形成さ
れたエミツター領域である。５がエミツター接合
がシリコン酸化膜に接している部分である。次に
第１図ではエツチングによりメサ溝４を形成す
る。次に写真蝕刻技術によりエミツター接合を挾
んでエミツター領域３とベース領域のシリコン酸
化膜をエミツター接合に平行に除去する。第２図
に於いては６，７の領域と同時に主接合の表面保
護の必要な領域８のシリコン酸化膜を除去する。
次にシリコンの露出部にガラスをつけるのである
が、例えば電気流動法でガラスをつける場合エミ
ツター接合を覆つている酸化膜の巾の１／２が焼
成後のガラス厚の１／３以下にしておけば主接合
８と同時にこの酸化膜の上もガラスで被覆され
る。次に電極部のシリコン酸化膜を除去しメツキ
又は蒸着により電極１０，１１，１２を形成後、
個々の素子に切断する。上記実施例は電気流動法
によりガラスを一度に付けられ非常に便利である
が、この場合主接合及びエミツター接合上を覆う
ガラスは同一種類のものである。しかし例えば印
刷法などと組み合せると、主接合とエミツター保
護のガラスを変えることも可能である。又電気流
動法を用いなければエミツター接合を覆つている
シリコン酸化膜の巾の制限は不要となる。
尚本発明は制御整流素子だけでなく、双方向制
御整流素子及びトランジスターにも適用できる。
御整流素子及びトランジスターにも適用できる。
第１図は本発明の実施例でメサ型の制御整流素
子を示す断面図、第２図は本発明の他の実施例で
プレーナー型の制御整流素子を示す断面図であ
る。 図面において、１はＮ型シリコン基板、２はＰ
型拡散層、３はＮ型拡散層、４はメサ溝、５はエ
ミツター接合がシリコン酸化膜と交わる線、６は
エミツター領域のシリコン露出部、７はベース領
域のシリコン露出部、８は主接合を覆うガラス、
９はエミツター接合の表面保護用のガラス、１０
はゲート電極、１１はカソード電極、１２はアノ
ード電極である。
子を示す断面図、第２図は本発明の他の実施例で
プレーナー型の制御整流素子を示す断面図であ
る。 図面において、１はＮ型シリコン基板、２はＰ
型拡散層、３はＮ型拡散層、４はメサ溝、５はエ
ミツター接合がシリコン酸化膜と交わる線、６は
エミツター領域のシリコン露出部、７はベース領
域のシリコン露出部、８は主接合を覆うガラス、
９はエミツター接合の表面保護用のガラス、１０
はゲート電極、１１はカソード電極、１２はアノ
ード電極である。
Claims (1)
- １ エミツター接合を有する半導体基板に於い
て、該エミツター接合の端のシリコン酸化膜を該
エミツター接合の端に沿つて残し、この端の両側
のベース領域とエミツター領域において、該シリ
コン酸化膜をそれぞれ部分的に除去して帯状のシ
リコン面を露出させ、この帯状のシリコン露出部
及びそれに挾まれた前記シリコン酸化膜を連続的
にガラスで被覆してなることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14249379A JPS5666045A (en) | 1979-11-02 | 1979-11-02 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14249379A JPS5666045A (en) | 1979-11-02 | 1979-11-02 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5666045A JPS5666045A (en) | 1981-06-04 |
| JPS6226580B2 true JPS6226580B2 (ja) | 1987-06-09 |
Family
ID=15316603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14249379A Granted JPS5666045A (en) | 1979-11-02 | 1979-11-02 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5666045A (ja) |
-
1979
- 1979-11-02 JP JP14249379A patent/JPS5666045A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5666045A (en) | 1981-06-04 |
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