JPS622648A - Input protecting circuit - Google Patents
Input protecting circuitInfo
- Publication number
- JPS622648A JPS622648A JP14313585A JP14313585A JPS622648A JP S622648 A JPS622648 A JP S622648A JP 14313585 A JP14313585 A JP 14313585A JP 14313585 A JP14313585 A JP 14313585A JP S622648 A JPS622648 A JP S622648A
- Authority
- JP
- Japan
- Prior art keywords
- mis transistor
- insulating film
- input
- source
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 229920005591 polysilicon Polymers 0.000 claims abstract description 23
- 230000015556 catabolic process Effects 0.000 claims abstract description 18
- 230000001681 protective effect Effects 0.000 claims description 16
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 239000000758 substrate Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＭＩＳ）ランジスタ回路の入力保護回路の改良
に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to improvements in input protection circuits for MIS transistor circuits.
（ロ）従来の技術
従来の入力保護回路としては第５図に示す拡散抵抗を用
いるものが例えば特公昭４５−３４６４１号公報等で知
られている。(B) Prior Art As a conventional input protection circuit, one using a diffused resistor as shown in FIG. 5 is known, for example, from Japanese Patent Publication No. 45-34641.
第５図に於て、（２１）はＡ２ により形成された入力
バッド、（２２）は半導体基板に不純物を拡散して形成
された拡散抵抗であり、パターン的には入力バット（２
１）から拡散抵抗（２２）の一端にコンタクトを介して
入り、拡散抵抗（２２）の他端よりコンタクトを介して
Ａｌ 配線（２３）で保護されるＭＩＳトランジスタ
のゲート電極に接続きれている。第６図は第５図の入力
保護回路の等価回路図であり、拡散抵抗（２２）は抵抗
と同時に基板との間で逆方向のダイオードを形成してお
り、抵抗で形成される時定数回路で入力サージ重圧をな
めすと同時にダイオードで基板へ抜いてＭＩＳトランジ
スタのゲート酸化膜を破壊されるのを防止している。In Fig. 5, (21) is an input pad formed by A2, and (22) is a diffused resistor formed by diffusing impurities into a semiconductor substrate.
1) to one end of the diffused resistor (22) via a contact, and the other end of the diffused resistor (22) is connected via the contact to the gate electrode of a MIS transistor protected by an Al wiring (23). Figure 6 is an equivalent circuit diagram of the input protection circuit in Figure 5, where the diffused resistor (22) forms a diode in the opposite direction between the resistor and the substrate, and a time constant circuit formed by the resistor. At the same time, the input surge pressure is absorbed by the diode to the substrate to prevent the gate oxide film of the MIS transistor from being destroyed.
従来の他の入力保護回路としては第７図に示すポリシリ
コン抵抗を用いるものが例えば特開昭５９−７４６６５
号公報等で知られている。Another conventional input protection circuit using a polysilicon resistor as shown in FIG.
It is known from the publication No.
第７図に於て、 （３１）はＡＮ により形成された
入力バッド、（３２）は半導体基板の絶縁膜上に形成さ
れたＮ＋ポリシリコン層より成るポリシリコン抵抗体で
あり、パターン的には大力パット（３１）からポリシリ
コン抵抗体（３２）の一端にコンタクトを介して入り、
ポリシリコン抵抗体（３２）の他端よりコンタクトを介
してＡｆｆｉ 配線（３３）で保護されるＭＩＳトラ
ンジスタのゲート電極に接続きれている。In FIG. 7, (31) is an input pad formed by AN, and (32) is a polysilicon resistor made of an N+ polysilicon layer formed on an insulating film of a semiconductor substrate. It enters from the large pad (31) to one end of the polysilicon resistor (32) via a contact,
The other end of the polysilicon resistor (32) is connected via a contact to the gate electrode of the MIS transistor protected by the Affi wiring (33).
第８′図は第７図の入力保護回路の等価回路図であり、
ポリシリコン抵抗体（３２）とポリシリコン抵抗体（３
２）下のＭＯ３容量とで形成される時定数回路で入力サ
ージ電圧をなめしてＭＩＳ）ランジスタのゲート酸化膜
を保護している。Figure 8' is an equivalent circuit diagram of the input protection circuit of Figure 7;
Polysilicon resistor (32) and polysilicon resistor (3
2) The time constant circuit formed by the MO3 capacitor below smoothes the input surge voltage to protect the gate oxide film of the MIS transistor.
（ハ）発明が解決しようとする問題点
前者の従来の入力保護回路では大きい入力サージ電圧が
印加されると拡散抵抗（２２）の入力パット（２１）側
に集中して加えられるので入力パット側のＰＮ接合が破
壊され易い欠点がある。(c) Problems to be solved by the invention In the former conventional input protection circuit, when a large input surge voltage is applied, it is concentrated on the input pad (21) side of the diffused resistor (22), so the input pad side The disadvantage is that the PN junction is easily destroyed.
後者の従来の入力保護回路では大きい入力サージ電圧が
印加されると入力サージ重圧は基板に抜く構造となって
いないので、ポリシリコン抵抗（３２）を介してＭ■Ｓ
トランジスタのゲート電極に印加されてゲート酸化膜を
破壊してしまう欠点がある。In the latter type of conventional input protection circuit, when a large input surge voltage is applied, the input surge pressure is not connected to the substrate, so M
It has the disadvantage that it is applied to the gate electrode of a transistor and destroys the gate oxide film.
（ニ）問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、ポリシリコン抵
抗体（２）とゲート絶縁膜の厚みを変化させてソースド
レイン間ブレークダウン電圧を変化させた保護用ＭＩＳ
トランジスタ（４）との組み合せにより従来の欠点を大
巾に改善した入力保護回路を実現するものである。(d) Means for solving the problems The present invention was made in view of the above-mentioned drawbacks, and the source-drain breakdown voltage is changed by changing the thickness of the polysilicon resistor (2) and the gate insulating film. Protection MIS
In combination with the transistor (4), an input protection circuit is realized which greatly improves the conventional drawbacks.
（ホ）作用
本発明に依れば、ポリシリコン抵抗体（２）で入力サー
ジ電圧をなめした後、保護用ＭＩＳｈランジス（４）で
入力サージ電圧をソースドレイン間ブレークダウン電圧
を変化させて均一に分布させてグランドに抜いているの
で大きい入力サージ電圧でも入力保護回路を破壊するこ
となく保護できる。(E) Function According to the present invention, after the input surge voltage is smoothed by the polysilicon resistor (2), the input surge voltage is uniformed by changing the source-drain breakdown voltage by the protective MISh runges (4). The input protection circuit can be protected even from large input surge voltages without destroying the input protection circuit.
（へ）実施例
本発明に依る入力保護回路を第１図乃至第４図を参照し
て詳述する。(F) Embodiment An input protection circuit according to the present invention will be described in detail with reference to FIGS. 1 to 4.
第１図は本発明の入力保護回路の上面図を示し、（１）
はＡ！ により形成された入カバンＦ′、（２）は半導
体基板（３）のフィールド絶縁膜上に形成されたＮ＋ポ
リシリコン層より成るポリシリコン抵抗体、（４）は本
発明の特徴とする保護用ＭＩＳトランジスタである。こ
の保護用ＭＩＳトランジスタ（４）は点線で示すＮ１型
拡散層より成るソースドレイン領域（５）（６）が離間
して設けられ、チャンネル領域（７）上のゲート絶縁膜
（８）の厚さｔ。、を変化させて形成している。このゲ
ート絶縁膜（８）はチャンネル領域（７）全面を被覆し
、ポリシリコン抵抗体（２）に接続された側から保護さ
れるＭＩＳトランジスタのゲート電極側に従いその厚さ
を漸次厚くなる様に形成している。パターン的には、入
力パラ： （１）はポリシリコン抵抗体（２）の一端に
コンタクトを介して接続されている。ポリシリコン抵抗
体（２）の他端からはコンタクトを介して保護用ＭＩＳ
）ランジスタ（４）のドレイン領域（６）の一端までＡ
ｆｆｉ 配線で接続され、保護用ＭＩＳトランジスタ
（４）のゲート電極（９）はチャンネル領域（７）上の
ゲート酸化膜（８）を被覆し且つソース領（５）にコン
タクトを介して接続され、更にグランドに導かれている
。また保護されるＭＩＳトランジスタのゲート電極（１
０）はドレイン領域（６）の他端にコンタクトを介して
接続されている。FIG. 1 shows a top view of the input protection circuit of the present invention, (1)
A! (2) is a polysilicon resistor made of an N+ polysilicon layer formed on a field insulating film of a semiconductor substrate (3), and (4) is a protective case that is a feature of the present invention. It is an MIS transistor. This protective MIS transistor (4) has source and drain regions (5) and (6) made of N1 type diffusion layers shown by dotted lines separated from each other, and the thickness of the gate insulating film (8) on the channel region (7). t. It is formed by changing . This gate insulating film (8) covers the entire surface of the channel region (7), and its thickness gradually increases from the side connected to the polysilicon resistor (2) to the gate electrode side of the MIS transistor to be protected. is forming. In terms of pattern, the input terminal (1) is connected to one end of a polysilicon resistor (2) via a contact. A protective MIS is connected from the other end of the polysilicon resistor (2) via a contact.
) A to one end of the drain region (6) of the transistor (4)
ffi wiring, the gate electrode (9) of the protective MIS transistor (4) covers the gate oxide film (8) on the channel region (7) and is connected to the source region (5) via a contact, Furthermore, it is guided by the ground. Also, the gate electrode (1) of the MIS transistor to be protected
0) is connected to the other end of the drain region (6) via a contact.
第２図は第１図の本発明の等価回路図であり、ポリシリ
コン抵抗体り２）とゲート絶縁膜厚ｔ ｏｘを変えてく
ソースドレイン間ブレークダウン電圧の異なる複数の保
護用ＭＩＳトランジスタ（４〉とを介して入力バット（
１）と保護されるＭＩＳトランジスタのゲート電極とを
接続している。この複数個の保護用ＭＩＳトランジスタ
はポリシリコン抵抗体（２）側よりゲート絶縁膜厚ｔ
ａｘが漸増きれ、ソースドレイン間ブレークダウン電圧
ＢＶｎｓは漸減する様に設定きれ、入力サージ電圧を各
保護用ＭＩＳトランジスタに平均的に分散許せている。FIG. 2 is an equivalent circuit diagram of the present invention shown in FIG. > and input via bat (
1) and the gate electrode of the MIS transistor to be protected. These multiple protective MIS transistors have a gate insulating film thickness t from the polysilicon resistor (2) side.
It is possible to set the source-drain breakdown voltage BVns so that ax gradually increases and the source-drain breakdown voltage BVns gradually decreases, allowing the input surge voltage to be distributed evenly among the protective MIS transistors.
本発明による入力保護回路の動作について説明する。保
護用ＭＩＳトランジスタは前述した如くゲート絶縁膜厚
ｔ ａｘが１００人、２００人、３００人、５００人と
漸次厚く形成されると、第４図よりソースドレイン間ブ
レークダウン電圧ＢＶｏｓｌｔ２０Ｖ、１７Ｖ、１５Ｖ
、１２Ｖと漸減する。The operation of the input protection circuit according to the present invention will be explained. As mentioned above, when the protection MIS transistor is gradually formed with a gate insulating film thickness tax of 100, 200, 300, and 500, the source-drain breakdown voltage BVoslt20V, 17V, and 15V is determined from FIG.
, gradually decreases to 12V.
なお第４図では１０ΩσのＰ型シリコン基板のフィール
ド表面不純物濃度を２ Ｘ １０ ”ｃｍ−”とし、実
効チャンネル長を２．０μｍソースドレイン領域の拡大
深さ０．５μｍの保護用ＭＩＳトランジスタを例として
いる。一方保護されるＭＩＳトランジスタの保護ゲート
耐圧を約１５Ｖに設定している。斯る入力保護回路では
大きい入力サージ重圧は大きいソースドレイン間ブレー
クダウン電圧ＢＶｎｓを有するポリシリコン抵抗体（２
）に接続された側でグランドに抜くことができ、小さい
入力サージ電圧は小さいソースドレイン間ブレークダウ
ン電圧ＢＶＤＳを有するゲート電極側でグランドに抜く
ことができ、入力サージ電圧をソースドレイン間ブレー
クダウン電圧ＢＶＩ）ｓの太き許により保護用ＭＩＳＩ
−ランジスタに均一に分散できる。In addition, in Fig. 4, the field surface impurity concentration of a P-type silicon substrate of 10Ωσ is assumed to be 2 × 10 “cm-”, the effective channel length is 2.0 μm, and the expansion depth of the source and drain regions is 0.5 μm for a protective MIS transistor. It is said that On the other hand, the protection gate breakdown voltage of the MIS transistor to be protected is set to about 15V. In such an input protection circuit, a large input surge stress is caused by a polysilicon resistor (2
), and a small input surge voltage can be connected to ground on the gate electrode side, which has a small source-drain breakdown voltage BVDS, and the input surge voltage can be connected to the source-drain breakdown voltage BVI) Protective MISI depending on the thickness of s.
-Can be uniformly distributed over transistors.
これから保護用、ＭＩＳトランジスタのソースドレイン
間ブレークダウン電圧Ｂｖｆ、ｓはポリシリコン抵抗体
（２）側では保護されるＭＩＳ）−ランジスタの保護ゲ
ート耐圧的１５Ｖより高く設定し、ゲート電極側では保
護ゲート耐圧より低く設定すると良い。なお保護用ＭＩ
ＳＩ−ランジスタのドレイン領域（６）のＰＮ接合破壊
を助士するため、保護用ＭＩＳトランジスタのソースド
レイン間ブレークダウン電圧ＢＶｏｓはＰＮ接合耐圧の
約３０Ｖ以下に設計しなくてはならない。From now on, the source-drain breakdown voltage Bvf, s of the protective MIS transistor is set higher than the 15V breakdown voltage of the MIS transistor to be protected on the polysilicon resistor (2) side, and the protective gate on the gate electrode side. It is better to set it lower than the withstand voltage. In addition, the protective MI
In order to prevent breakdown of the PN junction in the drain region (6) of the SI-transistor, the source-drain breakdown voltage BVos of the protective MIS transistor must be designed to be approximately 30V or less, which is the PN junction breakdown voltage.
なお斯上した実施例ではＡｌ ゲート構造の保護用ＭＩ
Ｓトランジスタで説明したが、Ｓｉゲート構造のもので
も当然本発明の目的を達成できる。In the above embodiment, the MI for protecting the Al gate structure is
Although the description has been made using an S transistor, the object of the present invention can of course be achieved with a Si gate structure.
（ト）発明の効果
本発明に依れば保護用ＭＩＳトランジスタのゲート絶縁
膜厚ｔ ａｘを漸増することによりソースドレイン間ブ
レークダウン電圧ＢＶｏｓを漸減できるので、入力サー
ジ電圧を保護用ＭＩＳトランジスタのチャンネルに均一
に分散できる。このため大きい入力サージ電圧でも小さ
い入力サージ電圧でも安定してＭＩＳトランジスタのゲ
ート酸化膜を保護できる。(G) Effects of the Invention According to the present invention, the source-drain breakdown voltage BVos can be gradually reduced by gradually increasing the gate insulating film thickness t ax of the protective MIS transistor. can be uniformly dispersed. Therefore, the gate oxide film of the MIS transistor can be stably protected even when the input surge voltage is large or small.
また本発明ではポリシリコン抵抗体（２）を用いるので
拡散抵抗体に比べて小さい面積で同一抵抗値を実現でき
、入力保護回路の小型化に寄与できる。Furthermore, since the present invention uses a polysilicon resistor (2), the same resistance value can be achieved with a smaller area than a diffused resistor, contributing to miniaturization of the input protection circuit.
更に本発明では入力サージ電圧を分散して保護用ＭＩＳ
トランジスタでグランドに抜くので、保護用ＭＩＳＩ−
ランジスタが大きい入力サージ電圧で破壊されるおそれ
が少なく、極めて破壊強度に強い入力保護回路を実現で
きる。Furthermore, in the present invention, the input surge voltage is distributed to protect the MIS.
Since it is connected to ground with a transistor, the protective MISI-
There is little risk that the transistor will be destroyed by a large input surge voltage, and an input protection circuit that is extremely resistant to destruction can be realized.
第１図は本発明に依る入力保護回路を説明する上面図、
第２図は第１図のＩ［−１［線断面図、第３図は本発明
の入力保護回路の等価回路図、第４図は本発明の詳細な
説明するための特性図、第５図および第７図は従来の入
力保護回路を説明する上面図、第６図および第８図は第
５図および第７図の従来の入力保護回路の等価回路図で
ある。
主な図番の説明
（１）は入力バッド、 （２）はポリシリコン抵抗体、
（４）は保護用ＭＩＳトランジスタ、 （５）（６）
はソースドレイン領域、（７）はチャンネル領域、 り
８）はゲート酸化膜である。
出願人 三洋電機株式会社 外１名
代理人 弁理士 佐 野 静 夫
第１１
第３！２１
第４図
＋００ ２００ ３００ ５００７００１０００（
入ンFIG. 1 is a top view illustrating an input protection circuit according to the present invention;
2 is a sectional view taken along the line I[-1[ of FIG. 1, FIG. 3 is an equivalent circuit diagram of the input protection circuit of the present invention, FIG. 7 and 7 are top views illustrating conventional input protection circuits, and FIGS. 6 and 8 are equivalent circuit diagrams of the conventional input protection circuits shown in FIGS. 5 and 7. Explanation of the main drawing numbers (1) is the input pad, (2) is the polysilicon resistor,
(4) is a protection MIS transistor, (5) (6)
(7) is a channel region, and (8) is a gate oxide film. Applicant Sanyo Electric Co., Ltd. and one other representative Patent attorney Shizuo Sano No. 11 No. 3!21 Figure 4 +00 200 300 5007001000 (
Enter
Claims (1)
ソースドレイン間ブレークダウン電圧を有する保護用Ｍ
ＩＳトランジスタを介して保護されるＭＩＳトランジス
タのゲート電極に接続される入力保護回路に於て、前記
保護用ＭＩＳトランジスタのチャンネル領域上のゲート
絶縁膜の厚さを前記ポリシリコン抵抗体に接続された側
より漸次厚く形成し前記ソースドレイン間ブレークダウ
ン電圧を減少させることを特徴とする入力保護回路。(1) A protective M with a polysilicon resistor and a predetermined source-drain breakdown voltage from the input pad.
In the input protection circuit connected to the gate electrode of the MIS transistor protected via the IS transistor, the thickness of the gate insulating film on the channel region of the protection MIS transistor is determined by the thickness of the gate insulating film connected to the polysilicon resistor. An input protection circuit characterized in that the input protection circuit is formed to be gradually thicker from the side to reduce the breakdown voltage between the source and drain.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14313585A JPS622648A (en) | 1985-06-28 | 1985-06-28 | Input protecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14313585A JPS622648A (en) | 1985-06-28 | 1985-06-28 | Input protecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS622648A true JPS622648A (en) | 1987-01-08 |
Family
ID=15331736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14313585A Pending JPS622648A (en) | 1985-06-28 | 1985-06-28 | Input protecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS622648A (en) |
-
1985
- 1985-06-28 JP JP14313585A patent/JPS622648A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4509067A (en) | Semiconductor integrated circuit devices with protective means against overvoltages | |
| US4893157A (en) | Semiconductor device | |
| US7859083B2 (en) | Semiconductor device | |
| US5962876A (en) | Low voltage triggering electrostatic discharge protection circuit | |
| JP3169844B2 (en) | Semiconductor device | |
| JP3189589B2 (en) | Insulated gate type semiconductor device | |
| JPH04127540A (en) | Insulated-gate field-effect transistor | |
| JPS61292351A (en) | Input protecting circuit | |
| JP2676888B2 (en) | Semiconductor device | |
| JPS622648A (en) | Input protecting circuit | |
| JP2006165481A (en) | Semiconductor apparatus | |
| JPS61292352A (en) | Input protecting circuit | |
| JPS61292353A (en) | Input protecting circuit | |
| JPS61290751A (en) | Input protective circuit | |
| JPH0997844A (en) | Semiconductor integrated circuit device | |
| JP3217484B2 (en) | High voltage semiconductor device | |
| JP4033513B2 (en) | Clamp element | |
| JPH07147384A (en) | Semiconductor device | |
| JPH01185971A (en) | Insulated gate semiconductor device | |
| JPS62141754A (en) | High-dielectric-strength semiconductor device | |
| JPS63172468A (en) | Input protective circuit | |
| JPH0518468B2 (en) | ||
| JPH0518467B2 (en) | ||
| JPS63291470A (en) | Protective circuit for semiconductor integrated circuit device | |
| JP3234470B2 (en) | Lateral switching element |