JPS62264743A - Frame synchronizing circuit - Google Patents
Frame synchronizing circuitInfo
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- JPS62264743A JPS62264743A JP61108008A JP10800886A JPS62264743A JP S62264743 A JPS62264743 A JP S62264743A JP 61108008 A JP61108008 A JP 61108008A JP 10800886 A JP10800886 A JP 10800886A JP S62264743 A JPS62264743 A JP S62264743A
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Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、例えば時分割多元接続方式の光ネットワー
ク・システムにおいてバースト・データの同期検出を行
うフレーム同期回路、特に疑似同期パターンによる誤同
期引込みを防止するものに関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a frame synchronization circuit that detects synchronization of burst data in, for example, a time division multiple access optical network system, and in particular to a frame synchronization circuit that detects synchronization of burst data in an optical network system using a time division multiple access method. Concerning what to prevent.
［従来の技術］
第４図は、例えば産報出版社発行ｒＰｃＭ通信の技術」
（金子 尚志 著、５−４フレ一ム同期）に示された
従来のフレーム同期回路の構成を示す。[Prior art] Figure 4 shows, for example, the rPcM communication technology published by Sanpo Publishing.
(Author, Takashi Kaneko, 5-4 Frame Synchronization) The configuration of the conventional frame synchronization circuit shown in 5-4 Frame Synchronization is shown below.
同図において、先ず、（１）は親局からの受信バースト
・データＲＸＤを示す。このバースト・データＲＸＤの
先頭部には同期パターンが挿入されている。In the figure, first, (1) shows received burst data RXD from the master station. A synchronization pattern is inserted at the beginning of this burst data RXD.
（２）は同期パターン検出回路であって、データＲＸＤ
に挿入されている同期パターンを検出する。(2) is a synchronization pattern detection circuit, and the data RXD
Detect synchronization patterns inserted into the .
（３）は同期パターン検出用のゲート発生回路を示す。(3) shows a gate generation circuit for synchronization pattern detection.
（４）、（５）はグー１〜信号ＧＰ、’ｖＶＧＰを示す
。(4) and (5) indicate goo 1 to signal GP and 'vVGP.
（６）は同期パターン検出パルスＳＤＲを示す。(6) shows the synchronization pattern detection pulse SDR.
（７）はフレーム制御回路を示す。(7) shows a frame control circuit.
（８）はフレーム・パルスＦＰを示す。(8) indicates frame pulse FP.
（９）、（１０）はゲート回路Ｇ１．Ｇ２をそれぞれ示
す。(9) and (10) are the gate circuit G1. G2 is shown respectively.
（１１）は同期パルスＳＩ）、（１２＞は非同期パルス
ＡＳＰをそれぞれ示す。(11) indicates the synchronous pulse SI) and (12> indicates the asynchronous pulse ASP), respectively.
（１３）、（１４）はそれぞれカウンタ回路を示す。一
方のカウンタ回路（１３）は、同期パルスＳＰで歩進さ
れ、非同期パルスＡＳＰでリセットされる。他方のカウ
ンタ回路（１４）は、非同期パルスＡＳＰで歩進され、
同期パルスＳＰでリセットされる。(13) and (14) each indicate a counter circuit. One counter circuit (13) is incremented by the synchronous pulse SP and reset by the asynchronous pulse ASP. The other counter circuit (14) is stepped by an asynchronous pulse ASP,
It is reset by synchronization pulse SP.
（１５）はフレーム同期確立状態を示すパルスＳＳＰで
あって、カウンタ回路（１３）のカウント内容が後方保
護しきい値を超過したときに出力される。(15) is a pulse SSP indicating the frame synchronization established state, which is output when the count content of the counter circuit (13) exceeds the backward protection threshold.
（１６）は再同期引込みを指令するパルスＮＳＰで必っ
て、カウンタ回路（１４）のカウント内容が前方保護し
きい値を超過したときに出力される。(16) is a pulse NSP that commands resynchronization pull-in, and is output whenever the count content of the counter circuit (14) exceeds the forward protection threshold.
（１７）は制御パルスＣＰであって、フレーム制御回路
（７）から送出され、ゲート発生回路（３）の制御を行
う。A control pulse CP (17) is sent out from the frame control circuit (7) and controls the gate generation circuit (3).
第５図は、第４図のフレーム同期回路のハンティング状
態から同門確立状態へのフレーム同期引込み過程をタイ
ミングチャートによって示す。FIG. 5 is a timing chart showing the frame synchronization pull-in process of the frame synchronization circuit of FIG. 4 from the hunting state to the peer establishment state.
同図において、（１８）はカウンタ回路（１４）の歩進
パルス、（１９）は前方保護しきい値、（２０）はカウ
ンタ回路（１３）の歩進パルス、（２１）は後方保護し
きい値をそれぞれ示す。In the figure, (18) is the step pulse of the counter circuit (14), (19) is the forward protection threshold, (20) is the step pulse of the counter circuit (13), and (21) is the backward protection threshold. The values are shown respectively.
なお、１フレームは、同期パターンが挿入された親局の
バースト・データを先頭とし、複数の子局からの複数の
バースト・データを時分割により多重化した構成のもの
である。Note that one frame has a configuration in which a plurality of burst data from a plurality of slave stations are multiplexed by time division, with burst data from a master station into which a synchronization pattern has been inserted at the beginning.
次に、第４図及び第５図を参照しながら動作の説明をす
る。Next, the operation will be explained with reference to FIGS. 4 and 5.
フレーム周期で送出され、各局で受信されるバースト・
データＲＸＤは、同期パターン検出回路（２）に入力さ
れて、ゲート信号ＷＧＰ内で同期パターンとのマツチン
グがとられる。Burst signals are transmitted at frame intervals and received by each station.
The data RXD is input to the synchronization pattern detection circuit (2) and matched with the synchronization pattern within the gate signal WGP.
同期パターン検出回路（２）は、同期パターン検出時に
、同門パターン検出パルスＳＤＰをフレーム制御回路（
７）、ゲート発生回路（３）、ゲート回路Ｇ１．Ｇ２へ
送出する。The synchronization pattern detection circuit (2) transmits the same pattern detection pulse SDP to the frame control circuit (2) when detecting the synchronization pattern.
7), gate generation circuit (3), gate circuit G1. Send to G2.
フレーム制御回路（７）は、フレーム周期のフレーム・
パルスＦＰ（８）を送出するフレーム・カウンタと、フ
レーム同期状態を監視してゲート発生回路（３）に制御
パルスＣＰを送出する回路とからなる。フレーム・カウ
ンタには、同期パターン検出パルスＳＤＰによってフレ
ーム基準が与えられる。The frame control circuit (7) controls the frame period of the frame period.
It consists of a frame counter that sends out a pulse FP (8), and a circuit that monitors the frame synchronization state and sends out a control pulse CP to the gate generation circuit (3). The frame counter is provided with a frame reference by a synchronization pattern detection pulse SDP.
ゲート発生回路（３）はゲート信号ＧＰ、ＷＧＰの送出
制御を行う回路であって、一旦同期パターン検出パルス
ＳＤＰの出力が行われると、ゲート信号ＷＧＰは閉じら
れ、次フレーム以降は、その同期パターン検出パルスＳ
ＤＰが検出された位置に、検出位置を限定するためのゲ
ート信号ＧＰか出力される。The gate generation circuit (3) is a circuit that controls the transmission of gate signals GP and WGP. Once the synchronization pattern detection pulse SDP is output, the gate signal WGP is closed, and from the next frame onward, the synchronization pattern is Detection pulse S
A gate signal GP for limiting the detection position is output to the position where DP is detected.
次フレームの受信バースト・データＲｘＤ （第５図の
；−３）は、同期パターン検出回路（２）に入力されて
、ゲート信号ＧＰ内でパターンマツチングか行われる。The received burst data RxD (-3 in FIG. 5) of the next frame is input to the synchronization pattern detection circuit (2), and pattern matching is performed within the gate signal GP.
ここで仮に、前フレームでの検出が誤検出で必つた場合
、ゲート信号ＧＰ内での同期パターンの検出は行われず
、この場合は、ゲート回路Ｇ２から非同期パルスＡＳＰ
が出力されて、非同期パルス・カウンタ回路（１４〉が
歩進されて、同期パルス・カウンタ回路（１３）がリセ
ットされる。Here, if the detection in the previous frame was caused by an erroneous detection, the synchronization pattern within the gate signal GP would not be detected, and in this case, the asynchronous pulse ASP would be output from the gate circuit G2.
is output, the asynchronous pulse counter circuit (14) is incremented, and the synchronous pulse counter circuit (13) is reset.
次フレーム（第５図の１−２）以降も連続して同期パタ
ーンの検出が行われないと、非同期パルス・カウンタ回
路（１４）が順次歩進される。If no synchronization pattern is continuously detected after the next frame (1-2 in FIG. 5), the asynchronous pulse counter circuit (14) is sequentially incremented.
非同期パルス・カウンタ回路（１４）は、そのカウント
内容が前方保護しきい値（１９）を越えると、ＮＳＰを
フレーム制御回路（７）へ送出する。フレームｉ＋ｌＩ
Ｉ［１１回路（７）は、制御パルスＣＰをゲート発生
回路（３）に出力し、ゲート発生回路（３）にゲート信
号ＷＧＰの送出を指示する。The asynchronous pulse counter circuit (14) sends NSP to the frame control circuit (7) when its count exceeds the forward protection threshold (19). Frame i+lI
The I[11 circuit (7) outputs the control pulse CP to the gate generation circuit (3) and instructs the gate generation circuit (3) to send out the gate signal WGP.
これにより、フレーム同期の再引込み状態に移行する。This causes a transition to a frame synchronization re-entrainment state.
上記状態で次フレームの受信バースト・データＲＸＤ
（第５図の１−１）の同期パターン検出が行われ、同期
パターン検出パルスＳＤＰが出力されると、前）ホした
ように、フレーム制御回路（７）へのフレーム基準の授
与、ゲート信号ＧＰの設定が行われる。In the above state, receive burst data RXD of the next frame
When the synchronization pattern detection (1-1 in Fig. 5) is performed and the synchronization pattern detection pulse SDP is output, the frame reference is given to the frame control circuit (7) and the gate signal is sent as shown in (previous). GP settings are made.
次フレームのＲＸＤ （第５図のｉ）からゲート信号Ｇ
Ｐ内で同期パターンが検出されると、同期パターン検出
回路（２）は、フレーム周期の同期パターン検出信号Ｓ
ＤＰをゲート回路Ｇｌ、Ｇ２へ送出する。Gate signal G from RXD (i in Figure 5) of the next frame
When a synchronization pattern is detected within P, the synchronization pattern detection circuit (2) generates a synchronization pattern detection signal S of the frame period.
DP is sent to gate circuits Gl and G2.
同期パターン検出信＠ＳＤＰは、ゲート回路Ｇ１にてフ
レーム周期を有するフレーム・パルスＦＰとの論理積が
とられる。これにより、そのゲート回路Ｇ１は、同期パ
ルスＳＰを出力する。また、同期パルス・カウンタ回路
（１３）は、同期パルスＳＰを受けて歩進され、非同期
パルス・カウンタ回路（１４）はリセットされる。The synchronization pattern detection signal @SDP is ANDed with a frame pulse FP having a frame period in a gate circuit G1. As a result, the gate circuit G1 outputs the synchronization pulse SP. Further, the synchronous pulse counter circuit (13) is incremented in response to the synchronous pulse SP, and the asynchronous pulse counter circuit (14) is reset.
次フレーム（第５図のｉ＋１）以降、連続して同期パタ
ーン検出信号ＳＤＰが出力されると、同期パルスＳＰが
逐次出力されて、同期パルス・カウンタ回路（１３）が
順次歩進される。When the synchronization pattern detection signal SDP is continuously output from the next frame (i+1 in FIG. 5), the synchronization pulse SP is sequentially output, and the synchronization pulse counter circuit (13) is sequentially incremented.
同期パルス・カウンタ回路（１３）は、そのカウント内
容が後方保護しきい値（２１）を越えると、ＳＳＰをフ
レーム制御回路（７）へ送出する。The synchronous pulse counter circuit (13) sends the SSP to the frame control circuit (7) when its count exceeds the backward protection threshold (21).
これにより、フレーム制御回路（７）は、フレーム同期
が確立した安定状態になったと判断し、前方保護しきい
値（１９）を上げてビット誤りなどによるハンティング
状態への移行を阻止する状態を作る。As a result, the frame control circuit (7) determines that frame synchronization has been established and is in a stable state, and raises the forward protection threshold (19) to create a state that prevents transition to the hunting state due to bit errors, etc. .
［発明が解決しようとする問題点］
しかしながら、例えば工業用のプロセス状態情報などの
ように同一パターンの連続送出が行われる可能性が大き
いシステムにおいては、上記情報にたまたまフレーム同
期パターンと同じパターンすなわら疑似フレーム同期パ
ターンが含まれていた場合、上述したごとき従来のフレ
ーム同期回路では、その疑似フレーム同期パターンを正
規の同期パターンと間違えて誤同期状態を生じることが
ある、という問題点があった。[Problems to be Solved by the Invention] However, in systems where the same pattern is likely to be continuously transmitted, such as industrial process status information, the above information happens to have the same pattern as the frame synchronization pattern. However, when a pseudo frame synchronization pattern is included, the conventional frame synchronization circuit as described above has the problem that the pseudo frame synchronization pattern may be mistaken for a regular synchronization pattern, resulting in an erroneous synchronization state. Ta.
この発明は、係る問題点を解決するためになされたもの
で、連続して送出される疑似フレーム同期パターンによ
る誤動作を防止することができるフレーム同期回路を得
ることを目的とする。The present invention has been made to solve such problems, and an object of the present invention is to provide a frame synchronization circuit that can prevent malfunctions caused by pseudo frame synchronization patterns that are continuously transmitted.
［問題点を解決するための手段］
この発明に係るフレーム同期回路は、例えば１つの親局
と複数の子局によってＮ：Ｎ局のバースト伝送を行う時
分割多元接続方式の光ネットワークなどで用いられるも
のであって、誤り検出符号が付加された親局からのバー
スト・データを受信してそのバースト・データの誤り検
出符号の復帰化を行う誤り検出符号復号化回路と、フレ
ーム同期引込み過程でフレーム同期パターンが検出され
たときに上記誤り検出符号復号化回路から出力される１
ビツトの誤り検出情報を計数するカウンタ回路とを有し
、上記フレーム同期引込み過程でフレーム同期パターン
検出パルスと誤り検出情報とを競合させて、誤り検出情
報を計数するカウンタ回路の内容がある一定値を越えた
ときだけ再ハンティングへの移行を行わせるようにした
ものである。[Means for Solving the Problems] The frame synchronization circuit according to the present invention can be used, for example, in a time division multiple access optical network that performs burst transmission of N:N stations by one master station and a plurality of slave stations. The system includes an error detection code decoding circuit that receives burst data from a master station to which an error detection code has been added and restores the error detection code of the burst data, and a frame synchronization pull-in process. 1 output from the error detection code decoding circuit when a frame synchronization pattern is detected.
and a counter circuit that counts bit error detection information, and the content of the counter circuit that counts the error detection information by making the frame synchronization pattern detection pulse and the error detection information compete with each other in the frame synchronization pull-in process is set to a certain constant value. This is so that the transition to re-hunting is performed only when the limit is exceeded.
［作用］
この発明におけるフレーム同期回路では、誤り検出符号
復号化回路で疑似フレーム同期パターンの検出を監視、
誤り検出情報がある一定値を越えたときだけフレーム同
期への再引込みを行わせることにより、疑似フレーム同
期パターンによる誤同期を防ぐことができる。[Operation] In the frame synchronization circuit according to the present invention, the error detection code decoding circuit monitors the detection of a pseudo frame synchronization pattern,
By re-entering frame synchronization only when the error detection information exceeds a certain value, it is possible to prevent false synchronization due to a pseudo frame synchronization pattern.
［実施例］
以下、この発明の好適な実施例を図面に基づいて説明す
る。[Embodiments] Hereinafter, preferred embodiments of the present invention will be described based on the drawings.
なお、図において、同一符号は同一部分あるいは相当部
分を示す。In the figures, the same reference numerals indicate the same or equivalent parts.
第１図はこの発明によるフレーム同期回路の一実施例を
示す。FIG. 1 shows an embodiment of a frame synchronization circuit according to the present invention.
また、第２図はこの発明によるフレーム同期回路に入力
される受信バースト・データを示す。FIG. 2 also shows received burst data input to the frame synchronization circuit according to the present invention.
ざらに、第３図はこの発明によるフレーム同期回路の動
作例をタイミングチャートによって示す。Briefly, FIG. 3 shows an example of the operation of the frame synchronization circuit according to the present invention using a timing chart.
前述したフレーム同期回路との相違点について説明する
と、先ず、第１図において、（３０）は受信バースト・
データＲｘＤＴで必って、その先頭部にはフレーム同期
パターンが挿入され、その最後部には誤り検出符号が付
加されている。To explain the differences from the frame synchronization circuit described above, first of all, in FIG.
In the data RxDT, a frame synchronization pattern is always inserted at the beginning, and an error detection code is added at the end.
（３１）は誤り検出符号復帰化回路であって、誤り検出
符号の復帰化を行う。(31) is an error detection code restoration circuit, which restores the error detection code.
（３２）は誤り検出情報ＥＰＯであって、誤り検出符号
復号化回路（３１）から出力される。この誤り検出情報
ＥＰＯは１ビツトの情報からなる（３３）はゲート回路
Ｇ３を示す。(32) is error detection information EPO, which is output from the error detection code decoding circuit (31). This error detection information EPO consists of 1-bit information (33) indicates the gate circuit G3.
（３４）はゲート回路Ｇ３から出力される誤り情報パル
スＥＰ１を示す。(34) shows the error information pulse EP1 output from the gate circuit G3.
（３５）はカウンタ回路であって、誤り情報パルスＥＰ
１によって歩進される。(35) is a counter circuit in which the error information pulse EP
It is incremented by 1.
（３６）はフレーム誤同期パルスＦＥＰであって、カウ
ンタ回路（３５）の内容がある一定値を越えたとぎに出
力される。(36) is a frame error synchronization pulse FEP, which is output when the content of the counter circuit (35) exceeds a certain value.
（３７）はゲート回路Ｇ４を示す。(37) shows the gate circuit G4.
（３８）はフレーム同期再引込みを指令するパルスＮ５
Ｐ１であって、ゲート回路Ｇ４からフレーム制御回路（
７）に与えられる。(38) is the pulse N5 that commands frame synchronization re-drawing.
P1, from the gate circuit G4 to the frame control circuit (
7) is given.
（３９）はゲート回路Ｇ５を示す。(39) shows the gate circuit G5.
（４０）はカウンタ回路（１３）をリセットするリセッ
トパルスＲ３を示す。(40) indicates a reset pulse R3 that resets the counter circuit (13).
（４１）はセット−リセット型フリップフロップ回路で
あって、初期状態がセット状態で、ＳＳＰでリセット（
Ｒ）されＮＳＰでセット（Ｓ）される。(41) is a set-reset type flip-flop circuit, in which the initial state is set state and reset (
R) and set (S) at NSP.
（４２）は上記フリップフロップ回路（４１）のセット
出がＱ）パルスＳＴを示す。(42) indicates the set output of the flip-flop circuit (41) is Q) pulse ST.
受信バース］−・データＲｘＤＴは、第２図に示すよう
に、固定長く、！！ビット）のデータであって、全ビッ
ト“１′′からなるプリアンプル、同門パターン（ｍビ
ット）、情報信号（ｎビット）、誤り検出符号（ｋビッ
ト）が、時分割多重化の形でそれぞれに指定された固定
時間位置に挿入されている。Reception burst] - Data RxDT has a fixed length, as shown in FIG. ! bits), including a preamble consisting of all bits "1", a common pattern (m bits), an information signal (n bits), and an error detection code (k bits), each in the form of time division multiplexing. is inserted at a fixed time position specified by .
第３図は、この発明、によるフレーム同期回路において
、フレーム誤同期状態から同期確立状態への移行過程を
示している。同図において、（４３）はカウンタ回路（
３５）の歩進パルスを示す。FIG. 3 shows a transition process from a frame missync state to a synchronization established state in the frame synchronization circuit according to the present invention. In the same figure, (43) is a counter circuit (
35) is shown.
（４４）は、フレーム誤同期またはビットエラーによっ
て発生する誤り情報パルスＥＰ１に保護をかけるための
カウンタ回路（３５）のしきい値を示す。(44) indicates the threshold value of the counter circuit (35) for protecting the error information pulse EP1 caused by frame missync or bit error.
なあ、１フレームは、同期パターンを有する親局からの
バースト・データを先頭とし、各子局からのバースト・
データが時分割で多重化された構成をとる。By the way, one frame starts with burst data from the master station that has a synchronization pattern, and includes burst data from each slave station.
It has a configuration in which data is multiplexed in a time-division manner.
ここで、第２図に示した受信バースト・データＲＸＤＴ
は、誤り検出能力の高い巡回符号等で符号化された情報
信号に誤り符号を付加したものであって、同期パターン
検出回路（２）及び誤り検出符号復帰化回路に入力され
る。Here, the received burst data RXDT shown in FIG.
is a signal obtained by adding an error code to an information signal encoded with a cyclic code or the like having high error detection ability, and is input to a synchronization pattern detection circuit (2) and an error detection code restoration circuit.
同期パターン検出回路（２）は、ゲート信号ＷＧＰ内に
て、同期パターンを検出して同期パターン検出パルスＳ
ＤＲを出力する。同期パターン検出パルスＳＤＲは、フ
レーム制御回路（７）へのフレーム基準の授与、及びゲ
ート発生回路（３）へのゲート信号ＧＰの設定を行うの
に利用されるとともに、誤り検出符号復号化回路（３１
）に与えられる。The synchronization pattern detection circuit (2) detects a synchronization pattern in the gate signal WGP and generates a synchronization pattern detection pulse S.
Output DR. The synchronization pattern detection pulse SDR is used to provide a frame reference to the frame control circuit (7) and to set the gate signal GP to the gate generation circuit (3), and is also used to provide the error detection code decoding circuit ( 31
) is given to
一方、受信バースト・データＲｘＤＴの情報信号は、そ
の挿入時間位置が予め固定的に指定されているので、そ
の最初のビット位置は同期パターン検出パルスＳＤＲか
ら所定ビット（ｍビット）遅れた位置に決めることがで
きる。On the other hand, since the insertion time position of the information signal of the received burst data RxDT is fixedly specified in advance, the first bit position is determined to be delayed by a predetermined bit (m bits) from the synchronization pattern detection pulse SDR. be able to.
誤り検出符号復号化回路（３１）は、同門パターン検出
パルスＳＤＰを受信したときに、その受信位置よりも所
定ビット（ｍビット）後に誤り検出符号の復帰化を開始
し、情報信号十誤り検出符号のビット長であるｎ＋にビ
ット間の復号化を行う。そして、復号エラーが発生する
と、誤り検出情報ＥＰＯをゲート回路Ｇ３へ送出する。When the error detection code decoding circuit (31) receives the same pattern detection pulse SDP, it starts restoring the error detection code after a predetermined bit (m bits) from the reception position, and converts the information signal to the error detection code. Bit-to-bit decoding is performed on n+, which is the bit length of . When a decoding error occurs, error detection information EPO is sent to gate circuit G3.
仮に、復号エラーが発生して誤り検出情報ＥＰＯが発せ
られると、ゲート回路Ｇ３から誤り情報パルスＥＰ１が
出力され、この誤り情報パルスＥＰ”ｌによってカウン
タ回路（３５）が歩進される。If a decoding error occurs and error detection information EPO is issued, an error information pulse EP1 is output from the gate circuit G3, and the counter circuit (35) is incremented by this error information pulse EP''l.
次フレーム以降の受信バースト・データＲｘＤ下（第３
図のｉ−３以降）から同期パターンがゲート信号ＧＰ内
で連続して検出されると、前述したように、同期パルス
カウンタ回路（１３）が同期パターン検出信ＱＳＤＰに
よってフレーム周期ごとに順次歩進される。これととも
に、誤り検出符号復号化回路（３１）による復号化も逐
次行われる。復号エラーが連続して発生すると、その発
生ごとにカウンタ回路（３５）が歩進される。Reception burst data RxD lower (3rd frame) from next frame onward
When the synchronization pattern is continuously detected in the gate signal GP from i-3 onwards in the figure, the synchronization pulse counter circuit (13) sequentially increments every frame period by the synchronization pattern detection signal QSDP, as described above. be done. Along with this, decoding by the error detection code decoding circuit (31) is also performed sequentially. When decoding errors occur continuously, the counter circuit (35) is incremented each time they occur.
２つのカウンタ回路（１３）と（３５）が競合して、カ
ウンタ回路（３５）の内容がしきい値（４４）を越える
と、ゲート信号ＧＰ内で検出された同期パターンが疑似
同期パターンであると判′断されて、フレーム誤同期パ
ルスＦＥＰがゲート回路Ｇ４に向けて出力される。When the two counter circuits (13) and (35) compete and the content of the counter circuit (35) exceeds the threshold (44), the synchronization pattern detected in the gate signal GP is a pseudo synchronization pattern. It is determined that the frame error synchronization pulse FEP is outputted to the gate circuit G4.
すると、ゲート回路Ｇ４は、Ｎ５Ｐ１を出力してフレー
ム制御回路（３８）にフレーム同期引込み指令を与える
。一方、ゲート発生回路（３）はゲート信号ＷＧＰを即
座に出力する。また、ゲート回路Ｇ５は、リセットパル
スＲ３を出力してカウンタ回路（１３）をリセットする
。Then, the gate circuit G4 outputs N5P1 and gives a frame synchronization pull-in command to the frame control circuit (38). On the other hand, the gate generation circuit (3) immediately outputs the gate signal WGP. Furthermore, the gate circuit G5 outputs a reset pulse R3 to reset the counter circuit (13).
これにより、再度同期パターンの検出が行われ、同期パ
ターンが検出されると、再びフレーム基準の授与及びゲ
ート信号ＧＰの設定が行われる。As a result, the synchronization pattern is detected again, and when the synchronization pattern is detected, the frame reference is given and the gate signal GP is set again.
さらに次の受信バースト・データＲｘＤＴ（第３図ｉ）
以降にて、ゲート信号ＧＰ内で同期パターンが検出され
、しかも誤り検出情報ＥＰＯの発生が起きないとぎは、
同期カウンタ回路（１３）の内容が後方保護しきい値（
２１）を越える。このとき、同期カウンタ回路（１３）
はＳＳＰをセット・リセット型フリップフロップ回路（
４１）及びフレーム制御回路（７）へ送出する。セット
・リセット型フリップフロップ回路（４１）はリセット
されてＳＴを無意味な信号とする。また、フレーム制御
回路（７）は、フレーム同期が確立した安定な状態であ
ると判断して、カウンタ回路（１４）の前方保護しきい
値を上げる。これによって、ビットエラーなどによるハ
ンティング状態への移行が防止されるようになる。Furthermore, the next received burst data RxDT (Figure 3 i)
After that, when a synchronization pattern is detected in the gate signal GP and the error detection information EPO does not occur,
The contents of the synchronous counter circuit (13) are the backward protection threshold (
21). At this time, the synchronous counter circuit (13)
is the SSP set/reset type flip-flop circuit (
41) and the frame control circuit (7). The set/reset type flip-flop circuit (41) is reset to make ST a meaningless signal. Further, the frame control circuit (7) determines that frame synchronization is established and is in a stable state, and increases the forward protection threshold of the counter circuit (14). This prevents transition to the hunting state due to bit errors or the like.
以上のように、誤り検出符号復号化回路による疑似フレ
ーム同期パターンの検出が監視され、誤り検出情報があ
る一定値を越えたときだけフレーム同期への再引込みが
行われ、これによって疑似フレーム同期パターンによる
誤同期を防ぐことができるようになっている。As described above, the detection of the pseudo frame synchronization pattern by the error detection code decoding circuit is monitored, and only when the error detection information exceeds a certain value, re-entrainment to frame synchronization is performed. This prevents incorrect synchronization due to
ここで、上述したフレーム同期回路を用いたシステムの
信頼性について説明する。Here, the reliability of the system using the above-mentioned frame synchronization circuit will be explained.
先ず、上述したフレーム同期回路が用いられるシステム
において、受信バースト・データＲＸＤ王の情報信号の
ビット誤り率をＥとする。Ｅは例えば１／１０１０とす
る。また、カウンタ回路（３５）のしきい値（４４）を
ｊ （ｈ−１＞ｊ＞とする。ｈは後方保護しきい値（２
１）を示す。First, in a system using the frame synchronization circuit described above, let E be the bit error rate of the information signal of the received burst data RXD king. For example, E is 1/1010. Further, the threshold value (44) of the counter circuit (35) is set to j (h-1>j>.h is the rearward protection threshold value (2
1) is shown.
この場合、１バースト中の情報信号ｎビット（例えば１
０４ビツト）で１ビツト誤る確率は、Ｅ −ｎ＜＜１
で表される。In this case, n bits of information signal in one burst (for example, 1
04 bits), the probability of a 1-bit error is E -n<<1
It is expressed as
これは、例えば上記値を代入すると Ｅ−ｎ＝１／１０６ となる。For example, if you substitute the above value, E-n=1/106.
さらに、ｊフレーム連続して誤る確率は、（Ｅ−ｎ＞ｊ
＜＜１
これは、例えばｊ＝３とすれば、
（Ｅ−ｎ） ＝１／１０１８＜＜１となり、非常に
小さい値となる。Furthermore, the probability of making an error for j consecutive frames is (E-n>j
<<1 For example, if j=3, (E-n) =1/1018<<1, which is a very small value.
従って、誤り検出情報パルスＥＰＯが情報信号のビット
エラーによって３回連続して発生することはほとんど起
り得なく、これにより疑似フレーム同期パターンへの誤
同期による誤り検出符号復号範囲のずれによるエラーを
確実に判断することができる。Therefore, it is almost impossible for the error detection information pulse EPO to occur three times in a row due to a bit error in the information signal, and this ensures that errors caused by shifts in the error detection code decoding range due to erroneous synchronization to the pseudo frame synchronization pattern are prevented. can be judged.
［発明の効果］
この発明は以上説明したとおり、疑似フレーム同期パタ
ーンで誤同期が発生した場合に、誤り検出符号の復号エ
ラーを発生させ、その発生回数が連続しである一定のし
きい値を越えたときに再フレーム同期引込みを行わせる
構成により、疑似フレーム同期パターンへの誤同期を防
止して確実なフレーム同期が行える、という効果がある
。[Effects of the Invention] As explained above, the present invention generates a decoding error of an error detection code when false synchronization occurs in a pseudo frame synchronization pattern, and sets a certain threshold value for the number of consecutive occurrences. The configuration that re-draws the frame synchronization when the time limit is exceeded has the effect of preventing erroneous synchronization to a pseudo frame synchronization pattern and ensuring frame synchronization.
第１図はこの発明によるフレーム同期回路の一実施例を
示す図、第２図はこの発明によるフレーム同期回路に入
力される受信バースト・データを示す図、第３図は本発
明によるフレーム同期回路の動作例をタイミングチャー
トによって示す図、第４図は従来のフレーム同期回路の
構成を示す図、第５図は従来のフレーム同期回路の動作
例をタイミングチャートによって示す図である。
図において、（３０）は受信バ、−スト・データＲｘＤ
Ｔ、（２）は同期パターン検出回路、（３１）は誤り検
出符号復号回路、（３４）は誤り情報パルス、（４４）
は誤り情報パルスに保護をか【ノるためのしきい値であ
る。
なお、各図中、同一符号は同一、又は相肖部分を力、す
。
代理人 弁理士 大 岩 増 雄
（他 ２名）
第２図
Ｃ１（Ｌ（１）Ｑ−Ｃり０
品のくＱミψFIG. 1 is a diagram showing an embodiment of the frame synchronization circuit according to the present invention, FIG. 2 is a diagram showing received burst data input to the frame synchronization circuit according to the present invention, and FIG. 3 is a diagram showing the frame synchronization circuit according to the present invention. 4 is a diagram showing the configuration of a conventional frame synchronization circuit, and FIG. 5 is a diagram showing an example of the operation of the conventional frame synchronization circuit in the form of a timing chart. In the figure, (30) is a receive bus, -st data RxD
T, (2) is a synchronization pattern detection circuit, (31) is an error detection code decoding circuit, (34) is an error information pulse, (44)
is the threshold for applying protection to the false information pulse. In each figure, the same symbols refer to the same or similar parts. Agent Patent attorney Masuo Oiwa (and 2 others) Figure 2 C1 (L(1)Q-Cri0
Claims (1)
る同期パターンを検出して同期引込みを行うフレーム同
期回路において、バースト・データに予め付加された誤
り検出符号を同期パターンが検出されたときだけ復号し
て誤り発生時に誤り情報パルスを出力する手段と、同期
引込み過程にて誤り検出符号の復号による誤り情報パル
スの連続発生回数が一定時間内にある一定のしきい値を
越えたときに再ハンティングを行わせる手段とを備えた
ことを特徴とするフレーム同期回路。(1) In a frame synchronization circuit that detects a synchronization pattern included in burst data sent out at a constant cycle and performs synchronization, the error detection code added in advance to the burst data is added only when a synchronization pattern is detected. A means for decoding and outputting an error information pulse when an error occurs, and a means for reproducing the error information pulse when the number of consecutive occurrences of the error information pulse by decoding the error detection code in the synchronization pull-in process exceeds a certain threshold within a certain time. A frame synchronization circuit characterized by comprising means for performing hunting.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108008A JPS62264743A (en) | 1986-05-12 | 1986-05-12 | Frame synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61108008A JPS62264743A (en) | 1986-05-12 | 1986-05-12 | Frame synchronizing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62264743A true JPS62264743A (en) | 1987-11-17 |
Family
ID=14473649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61108008A Pending JPS62264743A (en) | 1986-05-12 | 1986-05-12 | Frame synchronizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62264743A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228337A (en) * | 1988-03-09 | 1989-09-12 | Matsushita Electric Ind Co Ltd | Frame synchronism protecting circuit |
| JPH03229538A (en) * | 1990-02-05 | 1991-10-11 | Nippon Telegr & Teleph Corp <Ntt> | Synchronous word detecting system |
| EP0487943A2 (en) * | 1990-11-29 | 1992-06-03 | Siemens Aktiengesellschaft | Frame error detection system |
-
1986
- 1986-05-12 JP JP61108008A patent/JPS62264743A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228337A (en) * | 1988-03-09 | 1989-09-12 | Matsushita Electric Ind Co Ltd | Frame synchronism protecting circuit |
| JPH03229538A (en) * | 1990-02-05 | 1991-10-11 | Nippon Telegr & Teleph Corp <Ntt> | Synchronous word detecting system |
| EP0487943A2 (en) * | 1990-11-29 | 1992-06-03 | Siemens Aktiengesellschaft | Frame error detection system |
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