JPS62263670A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPS62263670A JPS62263670A JP10662086A JP10662086A JPS62263670A JP S62263670 A JPS62263670 A JP S62263670A JP 10662086 A JP10662086 A JP 10662086A JP 10662086 A JP10662086 A JP 10662086A JP S62263670 A JPS62263670 A JP S62263670A
- Authority
- JP
- Japan
- Prior art keywords
- internal circuit
- pad
- emitter
- layer
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000006378 damage Effects 0.000 claims description 8
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 22
- 238000009792 diffusion process Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000002265 prevention Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005554 pickling Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置における静電破壊防止技術に関し、
主として微細化されたリニア回路を含む半導体集積回路
装置を対象とする。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to electrostatic damage prevention technology in semiconductor devices,
The target is mainly semiconductor integrated circuit devices that include miniaturized linear circuits.
半導体基体表面にリニアＩＣなどの内部回路が形成され
、この回路に接続する外部端子となるポンディングパッ
ドを有する半導体装置において、上記パッドに高い静電
圧がかかったときに内部回路の静電破壊を防止する手段
として、従来より静電破壊ダイオードや抵抗等を利用す
ることが知られている（特公昭５３−２１８３８公報）
。In a semiconductor device in which an internal circuit such as a linear IC is formed on the surface of a semiconductor substrate and has a bonding pad that serves as an external terminal connected to this circuit, electrostatic damage to the internal circuit can be prevented when a high electrostatic voltage is applied to the pad. As a means to prevent this, it has been known to use electrostatic breakdown diodes, resistors, etc. (Japanese Patent Publication No. 53-21838).
.
上に述べた静電破壊ダイオードは、たとえば第７図に示
すように半導体基体の表面層（１）にｎｐｎトランジス
タ（２，３）を形成したｐｎ接合を利用したものである
。この場合、エミッタｎ＋層３の一部をパッド６に接続
し、ｎ十層３とベース９層２の一部を短絡させたＡｐ電
極４を内部回路５に接続する購造となっている。The electrostatic breakdown diode described above utilizes a pn junction in which npn transistors (2, 3) are formed on the surface layer (1) of a semiconductor substrate, as shown in FIG. 7, for example. In this case, a part of the emitter n+ layer 3 is connected to the pad 6, and an Ap electrode 4 in which the n+ layer 3 and a part of the base 9 layer 2 are short-circuited is connected to the internal circuit 5.
また、抵抗を利用したものは、第８図に示すようにたと
えばペース９層２（又はエミッタｎ＋層）の抵抗の両端
の電極にパッド６及び内部回路５をそれぞれＫＡ６配線
等罠より接続した構造を有する。In addition, as shown in Fig. 8, a structure using a resistor is such that the pad 6 and the internal circuit 5 are connected to the electrodes at both ends of the resistor of the paste 9 layer 2 (or the emitter n+ layer) through traps such as KA6 wiring. has.
最近の半導体装置の微細化により、ｎ ｐｎ トランジ
スタを形成する場合に、エミッタ拡散工程でｎ＋層表面
に生成したうすい酸化膜（ＳｉＯ□）を酸洗いによって
取り除き、そのままエミッタＡＡ電極を形成することに
よりマスク工程を省略したウォシュド・エミッタプロセ
スが採用されているが、第７図に示した保護ダイオード
では電極４をベース・エミッタ領域にまたがって設ける
ことから上記プロセスを適用することができない。With the recent miniaturization of semiconductor devices, when forming an n pn transistor, the thin oxide film (SiO□) generated on the surface of the n+ layer during the emitter diffusion process is removed by pickling, and the emitter AA electrode is formed as it is. Although a washed emitter process that omits a mask process is employed, the above process cannot be applied to the protection diode shown in FIG. 7 because the electrode 4 is provided across the base and emitter regions.
又、第８図に示した抵抗を利用する静電破壊防止素子で
はパッドから直列に数Ωというかなり大きい抵抗がかか
り、静電破壊防止として充分に機能しない。Further, in the electrostatic damage prevention element using the resistor shown in FIG. 8, a fairly large resistance of several ohms is applied in series from the pad, and it does not function satisfactorily to prevent electrostatic damage.
本発明は上記した従来技術の問題を克服するためになさ
れたものであり、その目的は微細化プロセスにも適用で
き、静電破壊防止レベルを向上できる保護構造を得るこ
とＫある。The present invention has been made to overcome the problems of the prior art described above, and its purpose is to obtain a protective structure that can be applied to miniaturization processes and that can improve the level of prevention of electrostatic damage.
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述および添付図面からあきらか釦なろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、半導体基体表面の外部端子にかかる静電電圧
から内部回路の破壊を防止するための構造として、内部
回路と別に基体表面にｎｐｎトランジスタを形成し、こ
のトランジスタのエミッタを外部端子と内部回路との間
を結ぶＡ４配線に接続し、一方、コレクタをＶＣＣ電位
に接続するとともにベース・エミッタ間に抵抗を存在さ
せるものである。That is, as a structure to prevent destruction of the internal circuit from electrostatic voltage applied to external terminals on the surface of the semiconductor substrate, an NPN transistor is formed on the substrate surface separately from the internal circuit, and the emitter of this transistor is connected to the external terminal and internal circuit. On the other hand, the collector is connected to the VCC potential, and a resistor is provided between the base and emitter.
上記した手段によれば、パッドに負電位がかった際にｎ
ｐｎ）ランジスタのブレークダウンすることにより、抵
抗側へ電流の一部がながれ、■ｃｃよりの電流がｎｐｎ
）ランジスタを動作させて内部回路を保護することによ
って前記発明の目的を達成するものである。According to the above means, when a negative potential is applied to the pad, n
pn) By breakdown of the transistor, part of the current flows to the resistor side, and the current from ■cc becomes npn
) The object of the invention is achieved by operating the transistor to protect the internal circuit.
第１図は本発明の一実施例を示す静電破壊防止素子の断
面図である。第２図は第１図に対応するパターンを示す
半導体チップの一部平面図である。FIG. 1 is a sectional view of an electrostatic breakdown prevention element showing one embodiment of the present invention. FIG. 2 is a partial plan view of a semiconductor chip showing a pattern corresponding to FIG. 1. FIG.
ｌはｎｐｎ）ランジスタのコレクタｎ層（エピタキシャ
ルＳｉからなる島領域）である。l is the collector n layer (island region made of epitaxial Si) of the npn transistor.
２は同じくベースｐ拡散層、３は同じ（エミッタｎ＋拡
散層である。４はベース・エミッタ間を短絡するように
接続したＡ！配線であって、その−刃側は内部回路５に
接続され、他方側は外部端子であるポンディングパッド
６に接続されている。2 is the base p diffusion layer, and 3 is the same (emitter n+ diffusion layer). 4 is the A! wiring connected to short-circuit between the base and emitter, and its - blade side is connected to the internal circuit 5. , the other side is connected to a bonding pad 6 which is an external terminal.
上記ｎｐｎトランジスタのコレクタ層はＶＣＣに接続さ
れている。ベースｐ拡散層２において、エミッタコンタ
クト部とベースコンタクト部との間、 には光分な抵
抗Ｒを存在させるものとする。The collector layer of the npn transistor is connected to VCC. In the base p-diffusion layer 2, it is assumed that a resistance R equal to the amount of light exists between the emitter contact portion and the base contact portion.
第３図は上記実施例で述べた構造において、パッド（６
）Ｋ静電電位（−）がかかった場合の電流Ｔの動作を示
すものである。FIG. 3 shows the pad (6) in the structure described in the above embodiment.
) K shows the behavior of the current T when an electrostatic potential (-) is applied.
すなわち、パッドが（−）電位になるとｎｐｒｌトラン
ジスタＱ１がブレークダウン（ＢＶｃｇＲ）することに
より、Ｒに電流の一部が流れＱｌのＶＢｇが立ってＶＣ
Ｃから電流ｉを引き、矢印方向に流れ、内部回路（５）
を保護する。That is, when the pad becomes a (-) potential, nprl transistor Q1 breaks down (BVcgR), and part of the current flows to R, and VBg of Ql rises, causing VC.
Current i is drawn from C and flows in the direction of the arrow, internal circuit (5)
protect.
又は、基板（ｐ）との間に寄生ｐｎｐ ）ランジスタＱ
、ができてＱ２とＱ、とでサイリスタ動作をすることで
同様に内部回路を保護することになる。Or a parasitic pnp) transistor Q between the substrate (p)
, and Q2 and Q perform a thyristor operation to similarly protect the internal circuit.
また、パッドに正電位がかかる場合は抵抗ＲからＶＣＣ
ヘダイオードを形成し、電流が流れるか、あるいはＱｌ
の逆方向電流により内部回路を保護する。In addition, when a positive potential is applied to the pad, from the resistor R to VCC
Forms a diode and current flows or Ql
The internal circuit is protected by reverse current.
第４図は第３図に対応する等価回路である。FIG. 4 is an equivalent circuit corresponding to FIG. 3.
上記構造を実現するためのフロセスとしては、島領域（
エピタキシャルｎ層１）の表面に酸化膜をマスクにベー
スｐ拡散を施し、その内部の一部にエミッタｎ十拡散を
施した後、ウォッシュドエミッタ・プロセスを利用して
形成したニミノタＭ電極を延長してパッド６に接続する
とともＫ、ベース９層２にコンタクトするＡ！電極（エ
ミッタ電極の延長部）を内部回路（５）に接続する。The island area (
After performing base p diffusion on the surface of the epitaxial n layer 1) using an oxide film as a mask, and performing emitter n diffusion on a part of the inside thereof, extend the Niminota M electrode formed using the washed emitter process. K, which connects to the pad 6, and A! which contacts the base 9 layer 2! Connect the electrode (an extension of the emitter electrode) to the internal circuit (5).
なお、ベース９層に抵抗Ｒを設ける代りに、第５図に示
すように、ベース９層にオーミックコンタクトするポリ
Ｓｉ膜７を形成しこのポリＳｉ膜７の一端を内部回路５
及びパッド６に接続する。す配線と接触させるようにし
てもよい。Note that instead of providing the resistor R in the base 9 layer, a poly-Si film 7 is formed in ohmic contact with the base 9 layer as shown in FIG.
and connected to pad 6. It may also be brought into contact with the wiring.
あるいは第６図に示すようにペース・コンタクト側には
高抵抗イオン打込み（ｐ）層８を形成し、このｐ一層８
にオーミックコンタクトする。す配線（４）をパッド及
び内部回路に接触させるようにしてもよい。Alternatively, as shown in FIG. 6, a high resistance ion-implanted (p) layer 8 is formed on the pace contact side, and this p layer 8 is
Make ohmic contact with. The wiring (4) may be brought into contact with the pad and the internal circuit.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。Although the invention made by the present inventor has been specifically described above based on examples, the present invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof.
本願において開示される発明の代表的なものＫよって得
られる効果を簡単に説明すれば下記のとおりである。A brief explanation of the effects obtained by the representative invention K disclosed in this application is as follows.
すなわち、微細化半導体プロセスを応用でき、静電破壊
防止レベルを向上することができる。That is, it is possible to apply a miniaturized semiconductor process and improve the level of prevention of electrostatic damage.
第１図乃至第２図は本発明による一実施例を示し、この
うち、第１図は半導体装置の要部断面図、第２図は第１
図に対応する一部平面図である。
第３図は第１図に示した装置において、パッドに負電位
がかかった場合の保護効果を示す断面図、第４図は第３
図の等価回路図である。
第５図及び第６図は本発明の変形例を示す断面図である
。
第７図及び第８図は静電破壊防止素子の従来例を示す断
面図である。
１・・・コレクタ（エピタキシャルｎ層）、２・・・ベ
ース９層、３・・・エミッタｎ＋層、４・・・Ａ２配線
、５・・・内部回路、６・・・パッド、７・・・ボＩＪ
Ｓｉ層、高抵抗イオン打込層。1 and 2 show an embodiment according to the present invention, in which FIG. 1 is a cross-sectional view of a main part of a semiconductor device, and FIG.
It is a partial plan view corresponding to the figure. Figure 3 is a cross-sectional view showing the protective effect when a negative potential is applied to the pad in the device shown in Figure 1, and Figure 4 is a cross-sectional view of the device shown in Figure 1.
FIG. 2 is an equivalent circuit diagram of FIG. FIGS. 5 and 6 are cross-sectional views showing modified examples of the present invention. FIGS. 7 and 8 are cross-sectional views showing conventional examples of electrostatic breakdown prevention elements. DESCRIPTION OF SYMBOLS 1... Collector (epitaxial n layer), 2... Base 9 layers, 3... Emitter n+ layer, 4... A2 wiring, 5... Internal circuit, 6... Pad, 7...・Bo IJ
Si layer, high resistance ion implantation layer.
Claims (1)
配線を介して接続された外部端子と、上記基体表面に上
記内部回路とは別にｎｐｎトランジスタとを有し、前記
トランジスタのエミッタは上記外部端子に接続され、か
つ、そのコレクタは動作電位に接続するとともにベース
・エミッタ間に抵抗を存在させることにより静電破壊防
止手段を構成したことを特徴とする半導体装置。 ２、上記抵抗は基体表面上に設けられた多結晶半導体膜
からなる特許請求の範囲第１項に記載の半導体装置。 ３、上記抵抗は基体表面に設けられた高比抵抗層である
特許請求の範囲第１項に記載の半導体装置。[Claims] 1. On the surface of the semiconductor substrate, an internal circuit and an Al
It has an external terminal connected via wiring, and an npn transistor separate from the internal circuit on the surface of the base, the emitter of the transistor is connected to the external terminal, and the collector is connected to an operating potential. What is claimed is: 1. A semiconductor device characterized in that a resistor is provided between a base and an emitter to constitute a means for preventing electrostatic damage. 2. The semiconductor device according to claim 1, wherein the resistor comprises a polycrystalline semiconductor film provided on the surface of the substrate. 3. The semiconductor device according to claim 1, wherein the resistor is a high resistivity layer provided on the surface of the substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10662086A JPS62263670A (en) | 1986-05-12 | 1986-05-12 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10662086A JPS62263670A (en) | 1986-05-12 | 1986-05-12 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62263670A true JPS62263670A (en) | 1987-11-16 |
Family
ID=14438158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10662086A Pending JPS62263670A (en) | 1986-05-12 | 1986-05-12 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62263670A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288403A (en) * | 1995-04-06 | 1996-11-01 | Ind Technol Res Inst | Cmos static discharge protective circuit using low-voltage trigger silicon control rectifier |
| JPH0945862A (en) * | 1995-07-28 | 1997-02-14 | Nec Corp | Semiconductor element |
-
1986
- 1986-05-12 JP JP10662086A patent/JPS62263670A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288403A (en) * | 1995-04-06 | 1996-11-01 | Ind Technol Res Inst | Cmos static discharge protective circuit using low-voltage trigger silicon control rectifier |
| JPH0945862A (en) * | 1995-07-28 | 1997-02-14 | Nec Corp | Semiconductor element |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5903424A (en) | Method for protecting an integrated circuit against electro-static discharges | |
| JPH06232346A (en) | Circuit for electrostatic discharge protection and structure | |
| JPS6358380B2 (en) | ||
| JPH0945862A (en) | Semiconductor element | |
| EP0103306B1 (en) | Semiconductor protective device | |
| JPS6157711B2 (en) | ||
| JPH03224263A (en) | Static charge protective construction for cmos integrated circuit | |
| JP3404036B2 (en) | PISO electrostatic discharge protection device | |
| US4922316A (en) | Infant protection device | |
| JPS62263670A (en) | Semiconductor device | |
| KR100344707B1 (en) | Semiconductor device protection circuit whose operation is stabilized | |
| JPS6211787B2 (en) | ||
| JPS6146989B2 (en) | ||
| JPH0478162A (en) | Protecting device for integrated circuit | |
| JPH08306872A (en) | Mos input protective circuit | |
| JPS58186959A (en) | Semiconductor device | |
| JPS6355871B2 (en) | ||
| JPS6348190B2 (en) | ||
| JPH069208B2 (en) | Semiconductor device | |
| JPH0237112B2 (en) | ||
| JPS6348191B2 (en) | ||
| JPS6156458A (en) | Semiconductor device | |
| JP3128958B2 (en) | Semiconductor integrated circuit | |
| JPS63136658A (en) | Electrostatic breakdown preventive element | |
| JP3098796B2 (en) | Semiconductor integrated circuit device |