JPH08306872A - Mos input protective circuit - Google Patents
Mos input protective circuitInfo
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- JPH08306872A JPH08306872A JP7131072A JP13107295A JPH08306872A JP H08306872 A JPH08306872 A JP H08306872A JP 7131072 A JP7131072 A JP 7131072A JP 13107295 A JP13107295 A JP 13107295A JP H08306872 A JPH08306872 A JP H08306872A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＭＯＳ集積回路の入力
部における保護回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a protection circuit in an input section of a MOS integrated circuit.
【０００２】[0002]
【従来の技術】図７は、ＭＯＳ集積回路における従来の
入力保護回路ＰＣ４を示す回路図である。2. Description of the Related Art FIG. 7 is a circuit diagram showing a conventional input protection circuit PC4 in a MOS integrated circuit.
【０００３】この従来の入力保護回路ＰＣ４は、入力保
護抵抗Ｒと保護用ＭＯＳ電界効果トランジスタＴ４とで
構成されている。保護用ＭＯＳ電界効果トランジスタＴ
４のドレイン端子は入力保護抵抗Ｒに接続され、保護用
ＭＯＳ電界効果トランジスタＴ４のゲート端子、ソース
端子、基板端子は接地されている。The conventional input protection circuit PC4 is composed of an input protection resistor R and a protection MOS field effect transistor T4. Protective MOS field effect transistor T
The drain terminal of 4 is connected to the input protection resistor R, and the gate terminal, source terminal and substrate terminal of the protection MOS field effect transistor T4 are grounded.
【０００４】入力保護回路ＰＣ４の入力端子１４にサー
ジ電圧が入力された場合、保護用ＭＯＳ電界効果トラン
ジスタＴ４のパンチスルー耐圧を利用して、高いサージ
電圧を接地側に逃がし、被保護ＭＯＳ集積回路の内部の
ゲート破壊を回避する。When a surge voltage is input to the input terminal 14 of the input protection circuit PC4, the punch-through withstand voltage of the protection MOS field effect transistor T4 is used to release the high surge voltage to the ground side to protect the protected MOS integrated circuit. Avoid gate destruction inside.
【０００５】[0005]
【発明が解決しようとする課題】しかし、素子の微細化
に伴いゲート酸化膜が薄膜化することによって、保護用
ＭＯＳ電界効果トランジスタＴ４のゲート耐圧が低下
し、従来の入力保護回路ＰＣ４では、保護用ＭＯＳ電界
効果トランジスタＴ４のゲート耐圧として充分に高い電
圧を確保できない場合が生じ、この場合には、被保護Ｍ
ＯＳ集積回路内部のゲート破壊が生じるだけではなく、
保護用ＭＯＳ電界効果トランジスタＴ４のゲートも破壊
するおそれがあるという問題がある。However, as the gate oxide film becomes thinner with the miniaturization of the element, the gate breakdown voltage of the protective MOS field effect transistor T4 is lowered, and the conventional input protection circuit PC4 is protected. In some cases, a sufficiently high voltage cannot be secured as the gate breakdown voltage of the MOS field effect transistor T4 for protection. In this case, the protected M
Not only does the gate breakdown inside the OS integrated circuit occur,
There is a problem that the gate of the protective MOS field effect transistor T4 may also be destroyed.
【０００６】本発明は、素子の微細化に伴いゲート酸化
膜が薄膜化した場合、被保護ＭＯＳ集積回路内部のゲー
ト破壊が従来よりも生じにくいＭＯＳ入力保護回路を提
供することを目的とするものである。It is an object of the present invention to provide a MOS input protection circuit in which a gate breakdown inside a protected MOS integrated circuit is less likely to occur than before when a gate oxide film becomes thin due to miniaturization of an element. Is.
【０００７】[0007]
【課題を解決するための手段】本発明は、保護されるＭ
ＯＳ集積回路の入力部に接続されるＭＯＳ入力保護回路
において、入力保護抵抗と、この入力保護抵抗に接続さ
れている保護用ＭＯＳ電界効果トランジスタと、入力抵
抗に接続されている寄生ＰＮＰＮサイリスタとによって
構成され、保護用ＭＯＳ電界効果トランジスタのゲート
端子とソース端子とが、寄生ＰＮＰＮサイリスタのトリ
ガ端子に接続され、また、寄生ＰＮＰＮサイリスタの保
持電圧が、使用電源電圧よりも高く、保護されるＭＯＳ
集積回路のゲート酸化膜絶縁耐圧よりも低く設定されて
いるものである。The present invention is a protected M
In a MOS input protection circuit connected to an input part of an OS integrated circuit, an input protection resistor, a protection MOS field effect transistor connected to the input protection resistor, and a parasitic PNPN thyristor connected to the input resistor. The protection MOS field effect transistor has a gate terminal and a source terminal connected to the trigger terminal of the parasitic PNPN thyristor, and the holding voltage of the parasitic PNPN thyristor is higher than the power supply voltage used.
It is set to be lower than the gate oxide film withstand voltage of the integrated circuit.
【０００８】[0008]
【作用】本発明は、入力保護抵抗と、この入力保護抵抗
に接続されている保護用ＭＯＳ電界効果トランジスタ
と、入力抵抗に接続されている寄生ＰＮＰＮサイリスタ
とによって構成され、保護用ＭＯＳ電界効果トランジス
タのゲート端子とソース端子とが、寄生ＰＮＰＮサイリ
スタのトリガ端子に接続され、また、寄生ＰＮＰＮサイ
リスタの保持電圧が、使用電源電圧よりも高く、保護さ
れるＭＯＳ集積回路のゲート酸化膜絶縁耐圧よりも低く
設定されているので、素子の微細化に伴いゲート酸化膜
が薄膜化しても、被保護ＭＯＳ集積回路内部のゲート破
壊が従来よりも生じにくい。The present invention comprises an input protection resistor, a protection MOS field effect transistor connected to the input protection resistor, and a parasitic PNPN thyristor connected to the input resistance. Of the parasitic PNPN thyristor is connected to the trigger terminal of the parasitic PNPN thyristor, and the holding voltage of the parasitic PNPN thyristor is higher than the power supply voltage used and is higher than the gate oxide film withstand voltage of the MOS integrated circuit to be protected. Since it is set low, even if the gate oxide film becomes thin due to the miniaturization of the element, the gate breakdown inside the protected MOS integrated circuit is less likely to occur than before.
【０００９】[0009]
【実施例】図１は、本発明の第１の実施例であるＭＯＳ
入力保護回路ＰＣ１を示す回路図であり、図２は、ＭＯ
Ｓ入力保護回路ＰＣ１の断面構造図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a MOS according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing the input protection circuit PC1, and FIG.
It is a cross-sectional structure figure of S input protection circuit PC1.
【００１０】このＭＯＳ入力保護回路ＰＣ１において、
入力端子１１に保護抵抗Ｒが接続され、保護抵抗Ｒと保
護用ＭＯＳ電界効果トランジスタＴ１と寄生ＰＮＰＮサ
イリスタ素子ＴＨ１とは、導電性基板上に作製されてい
る。In this MOS input protection circuit PC1,
A protective resistor R is connected to the input terminal 11, and the protective resistor R, the protective MOS field effect transistor T1 and the parasitic PNPN thyristor element TH1 are formed on a conductive substrate.
【００１１】保護用ＭＯＳ電界効果トランジスタＴ１に
おいて、２ａはドレイン端子、２ｂはソース端子、２ｃ
はゲート端子、２ｄは基板端子である。また、寄生ＰＮ
ＰＮサイリスタＴＨ１は、寄生ＰＮＰバイポーラトラン
ジスタＱ１と、寄生ＮＰＮバイポーラトランジスタＱ２
と、等価Ｎウェル抵抗Ｒ１と、等価Ｐ基板抵抗Ｒ２とで
構成されている。In the protective MOS field effect transistor T1, 2a is a drain terminal, 2b is a source terminal, and 2c.
Is a gate terminal and 2d is a substrate terminal. In addition, parasitic PN
The PN thyristor TH1 includes a parasitic PNP bipolar transistor Q1 and a parasitic NPN bipolar transistor Q2.
And an equivalent N well resistance R1 and an equivalent P substrate resistance R2.
【００１２】図２中、３ａはｐ+ エミッタ拡散層、３ｂ
はＮウェル電位固定用ｎ+ 拡散層、３ｃはｎ+ エミッタ
拡散層である。また４はＮ型ウェル層、５はＰ型ウェル
層、６は高濃度Ｐ型基板、７は低濃度Ｐ型エピタキシャ
ル層である。In FIG. 2, 3a is ap + emitter diffusion layer, 3b
Is an n + diffusion layer for fixing N well potential, and 3c is an n + emitter diffusion layer. Further, 4 is an N type well layer, 5 is a P type well layer, 6 is a high concentration P type substrate, and 7 is a low concentration P type epitaxial layer.
【００１３】図１において、保護用ＭＯＳ電界効果トラ
ンジスタＴ１のソース端子２ｂとゲート端子２ｃと基板
端子２ｄとが互いに接続され、これらの端子２ｂ、２
ｃ、２ｄは、ＮＰＮバイポーラトランジスタＱ２のベー
ス端子と等価Ｐ基板抵抗Ｒ２とに接続されている。つま
り、保護用ＭＯＳ電界効果トランジスタＴ１のゲート端
子２ｃとソース端子２ｂとが、寄生ＰＮＰＮサイリスタ
ＴＨ１のトリガ端子に接続されている。In FIG. 1, a source terminal 2b, a gate terminal 2c and a substrate terminal 2d of a protection MOS field effect transistor T1 are connected to each other, and these terminals 2b, 2
c and 2d are connected to the base terminal of the NPN bipolar transistor Q2 and the equivalent P substrate resistance R2. That is, the gate terminal 2c and the source terminal 2b of the protection MOS field effect transistor T1 are connected to the trigger terminal of the parasitic PNPN thyristor TH1.
【００１４】図３は、寄生ＰＮＰＮサイリスタの保持電
圧を示す典型的な電流−電圧特性図である。FIG. 3 is a typical current-voltage characteristic diagram showing the holding voltage of the parasitic PNPN thyristor.
【００１５】この図３に示す特性によれば、寄生ＰＮＰ
ＮサイリスタＴＨ１の保持電圧が使用電源電圧以上であ
れば、サージ電圧によって寄生ＰＮＰＮサイリスタＴＨ
１がオンしても、その後、サージ電圧が消失すれば、入
力端子１１の電圧は、使用電源電圧以下になり、保持電
圧よりも低くなり、寄生ＰＮＰＮサイリスタＴＨ１がオ
フする。According to the characteristics shown in FIG. 3, the parasitic PNP
If the holding voltage of the N thyristor TH1 is equal to or higher than the power supply voltage used, the parasitic PNPN thyristor TH is generated by surge voltage.
Even if 1 is turned on, if the surge voltage disappears thereafter, the voltage of the input terminal 11 becomes equal to or lower than the power supply voltage used, becomes lower than the holding voltage, and the parasitic PNPN thyristor TH1 is turned off.
【００１６】図４は、上記実施例において、寄生ＰＮＰ
ＮサイリスタＴＨ１における保持電圧とエミッタ拡散層
間隔Ｗｂ（３ａ−３ｃ間隔）との関係を、エピタキシャ
ル厚に応じて、実測した値を示す図である。FIG. 4 shows a parasitic PNP in the above embodiment.
It is a figure which shows the value which measured the relationship between the holding voltage in N thyristor TH1 and emitter diffusion layer space | interval Wb (3a-3c space | interval) according to epitaxial thickness.
【００１７】上記実施例では、高濃度Ｐ型基板６と低濃
度Ｐ型エピタキシャル基板７とを用いているので、６〜
８μｍのエピタキシャル厚のいずれにおいても、エミッ
タ拡散層間隔Ｗｂ（３ａ−３ｃの間隔）を広くする程、
寄生ＰＮＰＮサイリスタＴＨ１の保持電圧が高くなる。
したがって、エミッタ拡散層間隔Ｗｂ（３ａ−３ｃの間
隔）の設計寸法を調整すれば、寄生ＰＮＰＮサイリスタ
ＴＨ１の保持電圧を、使用電源電圧よりも高く設定する
ことが可能である。In the above embodiment, since the high concentration P type substrate 6 and the low concentration P type epitaxial substrate 7 are used,
In any of the epitaxial thicknesses of 8 μm, the wider the emitter diffusion layer distance Wb (3a-3c distance),
The holding voltage of the parasitic PNPN thyristor TH1 becomes high.
Therefore, the holding voltage of the parasitic PNPN thyristor TH1 can be set higher than the power supply voltage used by adjusting the design dimension of the emitter diffusion layer interval Wb (interval of 3a-3c).
【００１８】次に、上記実施例の動作について説明す
る。Next, the operation of the above embodiment will be described.
【００１９】入力端子１１に正のサージ電圧が発生した
場合、保護抵抗Ｒを介して、保護用ＭＯＳ電界効果トラ
ンジスタＴ１にパンチスルー電流が流れ、この電流が、
寄生ＰＮＰＮサイリスタＴＨ１のＰ基板トリガ電流にな
る。寄生ＰＮＰＮサイリスタＴＨ１の保持電圧は、電源
電圧よりも高く、ゲート破壊電圧よりも低い電圧である
ので、サージ電圧が発生すると、このサージ電圧によっ
て、寄生ＰＮＰＮサイリスタＴＨ１が一時的にオンし、
このオンによって内部ゲートと保護用ＭＯＳ電界効果ト
ランジスタＴ１のゲートとを保護することができる。When a positive surge voltage occurs at the input terminal 11, a punch-through current flows through the protective MOS field effect transistor T1 through the protective resistor R, and this current is
It becomes the P substrate trigger current of the parasitic PNPN thyristor TH1. Since the holding voltage of the parasitic PNPN thyristor TH1 is higher than the power supply voltage and lower than the gate breakdown voltage, when a surge voltage occurs, the parasitic PNPN thyristor TH1 is temporarily turned on by this surge voltage,
By this turning on, the internal gate and the gate of the protection MOS field effect transistor T1 can be protected.
【００２０】さらに、寄生ＰＮＰＮサイリスタＴＨ１の
保持電圧は電源電圧よりも高いので、つまり、寄生ＰＮ
ＰＮサイリスタＴＨ１の保持電圧よりも電源電圧が低い
ので、寄生ＰＮＰＮサイリスタＴＨ１がオンしている期
間は、サージ電圧発生時のみである。すなわち、入力電
位が電源電圧レベルである場合、寄生ＰＮＰＮサイリス
タＴＨ１には電流が流れず、したがって、サージ電圧が
消失するまで寄生ＰＮＰＮサイリスタＴＨ１に過大電流
が流れるというラッチアップ状態が維持されることはな
い。Further, since the holding voltage of the parasitic PNPN thyristor TH1 is higher than the power supply voltage, that is, the parasitic PN
Since the power supply voltage is lower than the holding voltage of the PN thyristor TH1, the period during which the parasitic PNPN thyristor TH1 is on is only when a surge voltage is generated. That is, when the input potential is at the power supply voltage level, no current flows in the parasitic PNPN thyristor TH1, and therefore, a latch-up state in which an excessive current flows in the parasitic PNPN thyristor TH1 is maintained until the surge voltage disappears. Absent.
【００２１】次に、入力端子１１に負のサージ電圧が混
入した場合、Ｎウェル電位固定用ｎ + 拡散層３ｂを含む
Ｎ型ウェル層４と保護用ＭＯＳ電界効果トランジスタＴ
１のドレイン端子２ａと、高濃度Ｐ型基板６との間のＰ
Ｎ接合が順方向バイアスになるので、負のサージ電圧は
接地端子に吸収され、入力ゲートには高い電圧が現れな
くなる。この結果、負のサージ電圧に対しても入力保護
機能を果たす。Next, the input terminal 11 is mixed with a negative surge voltage.
When turned on, for fixing N well potential n + Including diffusion layer 3b
N-type well layer 4 and protective MOS field effect transistor T
P between the drain terminal 2a of No. 1 and the high concentration P-type substrate 6
Since the N-junction becomes forward biased, the negative surge voltage is
Absorbed by the ground terminal, no high voltage appears at the input gate.
It becomes. As a result, input protection against negative surge voltage
Perform a function.
【００２２】図５は、本発明の第２の実施例であるＭＯ
Ｓ入力保護回路ＰＣ２を示す模式構造図であり、図５
（１）は、その斜視図であり、図５（２）は、ＭＯＳ入
力保護回路ＰＣ２における保護用ＭＯＳ電界効果トラン
ジスタＴ２を、図５（１）に示す矢印の方向から見た部
分拡大図である。FIG. 5 shows an MO according to a second embodiment of the present invention.
6 is a schematic structural diagram showing an S input protection circuit PC2, and FIG.
FIG. 5 (1) is a perspective view thereof, and FIG. 5 (2) is a partially enlarged view of the protection MOS field effect transistor T2 in the MOS input protection circuit PC2 as seen from the direction of the arrow shown in FIG. 5 (1). is there.
【００２３】ＭＯＳ入力保護回路ＰＣ２における保護用
ＭＯＳ電界効果トランジスタＴ２に−おいて、２ａはド
レイン端子、２ｂはソース端子、２ｃはゲート端子であ
る。また、寄生ＰＮＰＮサイリスタＴＨ２について、３
ａはｐ+ エミッタ拡散層、３ｂはＮウェル電位固定用ｎ
+ 拡散層、３ｃはｎ+ エミッタ拡散層、また、４ｎ’は
島状のＮ型半導体層、５ｎ’は島状のＰ型半導体層、
６’は絶縁基板である。このように絶縁基板６’上の半
導体層を用いる場合には、第１の実施例とは異なり、保
護用ＭＯＳ電界効果トランジスタＴ２のボディ部２ｄ’
がフローティングしている。In the protective MOS field effect transistor T2 in the MOS input protection circuit PC2, 2a is a drain terminal, 2b is a source terminal, and 2c is a gate terminal. In addition, regarding the parasitic PNPN thyristor TH2, 3
a is a p + emitter diffusion layer, 3b is an N well potential fixing n
+ Diffusion layer, 3c is an n + emitter diffusion layer, 4n 'is an island-shaped N-type semiconductor layer, 5n' is an island-shaped P-type semiconductor layer,
6'is an insulating substrate. When the semiconductor layer on the insulating substrate 6'is thus used, the body portion 2d 'of the protective MOS field effect transistor T2 is different from the first embodiment.
Is floating.
【００２４】次に、ＭＯＳ入力保護回路ＰＣ２の動作に
ついて説明する。Next, the operation of the MOS input protection circuit PC2 will be described.
【００２５】入力端子１２に正のサージ電圧が発生した
場合、まず保護抵抗Ｒを介して、保護用ＭＯＳ電界効果
トランジスタＴ２にパンチスルー電流が流れ、この電流
が、寄生ＰＮＰＮサイリスタＴＨ２のＰ基板トリガ電流
となる。寄生ＰＮＰＮサイリスタＴＨ２の保持電圧は、
少なくとも電源電圧より高く、ゲート破壊電圧よりも低
い電圧であるので、サージ電圧によって、寄生ＰＮＰＮ
サイリスタＴＨ２が一時的にオンし、このオンによっ
て、内部ゲートと入力保護用ＭＯＳ電界効果トランジス
タＴ２のゲートとを保護することができる。When a positive surge voltage occurs at the input terminal 12, a punch-through current first flows through the protective MOS field effect transistor T2 through the protective resistor R, and this current triggers the P substrate of the parasitic PNPN thyristor TH2. It becomes an electric current. The holding voltage of the parasitic PNPN thyristor TH2 is
Since the voltage is at least higher than the power supply voltage and lower than the gate breakdown voltage, the surge voltage causes parasitic PNPN.
The thyristor TH2 is temporarily turned on, and by this turning on, the internal gate and the gate of the input protection MOS field effect transistor T2 can be protected.
【００２６】さらに、寄生ＰＮＰＮサイリスタＴＨ２の
保持電圧は電源電圧よりも高いので、寄生ＰＮＰＮサイ
リスタＴＨ２がオンするのは、サージ電圧発生時のみで
ある。すなわち、入力電位が電源電圧レベルに低下した
場合、寄生ＰＮＰＮサイリスタＴＨ２には電流が流れ
ず、したがって、サージ電圧の消失後まで寄生サイリス
タに過大電流が流れるというラッチアップ状態を維持す
ることはない。Further, since the holding voltage of the parasitic PNPN thyristor TH2 is higher than the power supply voltage, the parasitic PNPN thyristor TH2 turns on only when a surge voltage occurs. That is, when the input potential drops to the power supply voltage level, no current flows in the parasitic PNPN thyristor TH2, and therefore, the latch-up state in which an excessive current flows in the parasitic thyristor after the surge voltage disappears is not maintained.
【００２７】次に、ＭＯＳ入力保護回路ＰＣ２におい
て、入力端子１０に負のサージ電圧が混入した場合、ｎ
+ 拡散層３ｂを含む島状Ｎ型半導体層４ｎ’と島状Ｐ型
半導体層５ｎ’のＰＮ接合とが順方向バイアスになるの
で、負のサージ電圧は接地端子に吸収され、入力ゲート
には高い電圧が現れなくなる。この結果、負のサージ電
圧に対しても、入力保護機能を果たす。Next, in the MOS input protection circuit PC2, when a negative surge voltage is mixed in the input terminal 10, n
Since the island-shaped N-type semiconductor layer 4n ′ including the + diffusion layer 3b and the PN junction of the island-shaped P-type semiconductor layer 5n ′ are forward biased, the negative surge voltage is absorbed by the ground terminal and the input gate High voltage disappears. As a result, the input protection function is achieved even for negative surge voltage.
【００２８】ところで、ＭＯＳ入力保護回路ＰＣ２にお
いて、ゲート端子２ｃとソース端子２ｂとの接続点はボ
ディ部２ｄ’に接続されてはいないが、ＭＯＳ入力保護
回路ＰＣ２において、ゲート端子２ｃとソース端子２ｂ
との接続点をボディ部２ｄ’に接続すると、保護用ＭＯ
Ｓ電界効果トランジスタＴ２の基板浮遊効果によるリー
ク電流を回避することができる。つまり、一般には、保
護用ＭＯＳ電界効果トランジスタのボディ部を、そのゲ
ート端子とソース端子とから浮かして使用することが多
く、このようにボディ部を浮かして使用すると、リーク
電流が多くなるが、上記のように、ＭＯＳ入力保護回路
ＰＣ２において、保護用ＭＯＳ電界効果トランジスタＴ
２のボディ部２ｄ’とゲート端子２ｃとソース端子２ｂ
とを共通化し、ボディ部２ｄ’を、そのゲート端子２
ｃ、ソース端子２ｂに接続することによって、リーク電
流を少なくすることができる。In the MOS input protection circuit PC2, the connection point between the gate terminal 2c and the source terminal 2b is not connected to the body portion 2d ', but in the MOS input protection circuit PC2, the gate terminal 2c and the source terminal 2b.
If the connection point with is connected to the body part 2d ',
Leakage current due to the floating body effect of the S field effect transistor T2 can be avoided. That is, in general, the body portion of the protective MOS field effect transistor is often used by floating it from its gate terminal and source terminal. When the body portion is floated and used in this way, leakage current increases, As described above, in the MOS input protection circuit PC2, the protection MOS field effect transistor T
2 body part 2d ', gate terminal 2c, and source terminal 2b
, And the body portion 2d ′ is connected to its gate terminal 2
By connecting to c and the source terminal 2b, the leak current can be reduced.
【００２９】図６は、本発明の第３の実施例であるＭＯ
Ｓ入力保護回路ＰＣ３を示す断面構造図である。FIG. 6 shows an MO according to a third embodiment of the present invention.
FIG. 6 is a cross-sectional structure diagram showing an S input protection circuit PC3.
【００３０】このＭＯＳ入力保護回路ＰＣ３では、寄生
ＰＮＰＮサイリスタは、ＰＮＰバイポーラトランジスタ
Ｑ１と、ＮＰＮバイポーラトランジスタＱ２と、等価抵
抗Ｒ１と、等価抵抗Ｒ２との４素子で構成され、等価抵
抗Ｒ１、Ｒ２と等価バイポーラトランジスタＱ１、Ｑ２
とを個別に形成し、これらを外部で結線することによっ
て、寄生ＰＮＰＮサイリスタを構成している。等価抵抗
Ｒ１、Ｒ２は、拡散抵抗またはポリシリコン抵抗を用い
ることによって実現できる。In this MOS input protection circuit PC3, the parasitic PNPN thyristor is composed of four elements, a PNP bipolar transistor Q1, an NPN bipolar transistor Q2, an equivalent resistance R1 and an equivalent resistance R2, and equivalent resistances R1 and R2. Equivalent bipolar transistors Q1 and Q2
Parasitic PNPN thyristor is constructed by forming and separately and connecting them externally. The equivalent resistors R1 and R2 can be realized by using diffused resistors or polysilicon resistors.
【００３１】ＭＯＳ入力保護回路ＰＣ３に示すように、
等価抵抗Ｒ１、Ｒ２と等価バイポーラトランジスタＱ
１、Ｑ２とを個別に形成し、これらを外部で結線するこ
とによって、寄生ＰＮＰＮサイリスタを構成するように
しても、ＭＯＳ入力保護回路ＰＣ１、ＰＣ２と同様の効
果を得ることができる。As shown in the MOS input protection circuit PC3,
Equivalent resistors R1 and R2 and equivalent bipolar transistor Q
Even if the parasitic PNPN thyristor is configured by forming 1 and Q2 individually and connecting them externally, the same effect as the MOS input protection circuits PC1 and PC2 can be obtained.
【００３２】[0032]
【発明の効果】本発明によれば、素子の微細化に伴いゲ
ート酸化膜が薄膜化した場合、被保護ＭＯＳ集積回路内
部のゲート破壊が従来よりも生じにくい。According to the present invention, when the gate oxide film is thinned with the miniaturization of the element, the gate breakdown inside the protected MOS integrated circuit is less likely to occur than in the past.
【図１】本発明の第１の実施例であるＭＯＳ入力保護回
路ＰＣ１を示す回路図である。FIG. 1 is a circuit diagram showing a MOS input protection circuit PC1 according to a first embodiment of the present invention.
【図２】ＭＯＳ入力保護回路ＰＣ１の断面構造図であ
る。FIG. 2 is a cross-sectional structure diagram of a MOS input protection circuit PC1.
【図３】寄生ＰＮＰＮサイリスタＴＨの保持電圧を示す
典型的な電流−電圧特性図である。FIG. 3 is a typical current-voltage characteristic diagram showing a holding voltage of a parasitic PNPN thyristor TH.
【図４】ＭＯＳ入力保護回路ＰＣ１において、寄生ＰＮ
ＰＮサイリスタにおける保持電圧とエミッタ拡散層間隔
Ｗｂ（３ａ−３ｃ間隔）との関係を、エピタキシャル厚
に応じて実測した値を示す図である。FIG. 4 shows a parasitic PN in the MOS input protection circuit PC1.
It is a figure which shows the value which measured the relationship between the holding voltage in a PN thyristor and the emitter diffusion layer space | interval Wb (3a-3c space | interval) according to epitaxial thickness.
【図５】本発明の第２の実施例であるＭＯＳ入力保護回
路ＰＣ２を示す図である。FIG. 5 is a diagram showing a MOS input protection circuit PC2 according to a second embodiment of the present invention.
【図６】本発明の第３の実施例であるＭＯＳ入力保護回
路ＰＣ３を示す断面構造図である。FIG. 6 is a sectional structural view showing a MOS input protection circuit PC3 according to a third embodiment of the present invention.
【図７】ＭＯＳ集積回路における従来の入力保護回路Ｐ
Ｃ４を示す図である。FIG. 7 is a conventional input protection circuit P in a MOS integrated circuit.
It is a figure which shows C4.
１１、１２、１３…入力端、 Ｒ…抵抗、 Ｔ１、Ｔ２、Ｔ３…保護用ＭＯＳ電界効果トランジス
タ、 ＴＨ１、ＴＨ２…寄生ＰＮＰＮサイリスタ。11, 12, 13 ... Input terminal, R ... Resistor, T1, T2, T3 ... Protecting MOS field effect transistor, TH1, TH2 ... Parasitic PNPN thyristor.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI technical display location H01L 27/088
Claims (4)
続されるＭＯＳ入力保護回路において、 入力保護抵抗と；この入力保護抵抗に接続されている保
護用ＭＯＳ電界効果トランジスタと；上記入力抵抗に接
続されている寄生ＰＮＰＮサイリスタと；によって構成
され、 上記保護用ＭＯＳ電界効果トランジスタのゲート端子と
ソース端子とが、上記寄生ＰＮＰＮサイリスタのトリガ
端子に接続され、また、上記寄生ＰＮＰＮサイリスタの
保持電圧が、使用電源電圧よりも高く、上記保護される
ＭＯＳ集積回路のゲート酸化膜絶縁耐圧よりも低いこと
を特徴とするＭＯＳ入力保護回路。1. A MOS input protection circuit connected to an input section of a MOS integrated circuit to be protected, comprising: an input protection resistor; a protection MOS field effect transistor connected to the input protection resistor; And a parasitic PNPN thyristor connected thereto, the gate terminal and the source terminal of the protection MOS field effect transistor are connected to the trigger terminal of the parasitic PNPN thyristor, and the holding voltage of the parasitic PNPN thyristor is A MOS input protection circuit having a voltage higher than a power supply voltage used and lower than a gate oxide film withstand voltage of the MOS integrated circuit to be protected.
ＮＰＮサイリスタとは、導電性の半導体基板上に拡散に
よって作製されたものであることを特徴とするＭＯＳ入
力保護回路。2. The protection MOS field effect transistor according to claim 1, and the parasitic P.
The NPN thyristor is a MOS input protection circuit characterized by being manufactured by diffusion on a conductive semiconductor substrate.
ＮＰＮサイリスタとは、絶縁基板上の半導体層に作製さ
れたものであることを特徴とするＭＯＳ入力保護回路。3. The protection MOS field effect transistor according to claim 1, and the parasitic P.
An NPN thyristor is a MOS input protection circuit characterized by being formed on a semiconductor layer on an insulating substrate.
ソース端子とは、ボディ部に接続されていることを特徴
とするＭＯＳ入力保護回路。4. The MOS input protection circuit according to claim 3, wherein a gate terminal and a source terminal of the protection MOS field effect transistor are connected to a body portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7131072A JPH08306872A (en) | 1995-05-01 | 1995-05-01 | Mos input protective circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7131072A JPH08306872A (en) | 1995-05-01 | 1995-05-01 | Mos input protective circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306872A true JPH08306872A (en) | 1996-11-22 |
Family
ID=15049344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7131072A Pending JPH08306872A (en) | 1995-05-01 | 1995-05-01 | Mos input protective circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08306872A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0852400A2 (en) * | 1997-01-03 | 1998-07-08 | Texas Instruments Incorporated | A bistable SCR-like switch for ESD protection of silicon-on-insulator integrated circuits |
| US6049111A (en) * | 1997-06-30 | 2000-04-11 | Oki Electric Industry Co., Ltd. | Semiconductor device including protective circuit with guard ring |
| JP2002057286A (en) * | 2000-08-08 | 2002-02-22 | Mitsubishi Electric Corp | Semiconductor device |
| US6621108B2 (en) | 2000-03-15 | 2003-09-16 | Hitachi, Ltd. | Semiconductor device and the process of manufacturing the semiconductor device |
| JP2004531047A (en) * | 2000-11-06 | 2004-10-07 | サーノフ コーポレイション | Silicon controlled rectifier electrostatic discharge protection device with compact internal dimensions and external on-chip triggering for fast triggering |
-
1995
- 1995-05-01 JP JP7131072A patent/JPH08306872A/en active Pending
Cited By (7)
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| EP0852400A2 (en) * | 1997-01-03 | 1998-07-08 | Texas Instruments Incorporated | A bistable SCR-like switch for ESD protection of silicon-on-insulator integrated circuits |
| EP0852400A3 (en) * | 1997-01-03 | 2000-08-09 | Texas Instruments Incorporated | A bistable SCR-like switch for ESD protection of silicon-on-insulator integrated circuits |
| US6049111A (en) * | 1997-06-30 | 2000-04-11 | Oki Electric Industry Co., Ltd. | Semiconductor device including protective circuit with guard ring |
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| JP2004531047A (en) * | 2000-11-06 | 2004-10-07 | サーノフ コーポレイション | Silicon controlled rectifier electrostatic discharge protection device with compact internal dimensions and external on-chip triggering for fast triggering |
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