JPS62257559A - エラ−処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔１既　　要〕 ディスクなどの外部記憶装置からランダムアクセスメモ
リに読込んだ制御プログラムにより動作するプロセッサ
において、該プロセッサのコントロールストレージとし
て上記制御プロゲラｌ、をストアするランダムアクセス
メモリに加えて復旧プログラムを格納したリードオンリ
メモリを設けることにより、上記ランダムアクセスメモ
リから読出した制御□プログラムにエラーが発生したと
きに、このリードオンリメモリに格納されている復旧プ
ログラムによって制御プログラムの続行、あるいはエラ
ーの表示などのエラー処理を可能にしたものである。

〔産業上の利用分野〕

本発明は、周辺装置の制御用マイクロプロセッサなどの
ホストプロセッサに接続されたプロセッサであって、ラ
ンダムアクセスメモリ　（以下、ＲＡＭ、という）にホ
ストプロセッサからロードされた制御プログラムにより
動作するプロセッサにおいて、上記ＲＡＭの欠陥などに
よりこのＲＡＭから読出されてプロセッサに転送される
情報にエラーが発生したときのエラー処理に関するもの
である。

〔従来の技術〕

第３図は、ホストプロセッサ４０に接続される周辺装置
５０などの制御プロセッサシステムの従来例を示すもの
であり、この制御プロセッサシステムの制御用プロセッ
サ５１の制御プログラムはホストプロセッサ４０のディ
スク、フロッピーなどの外部記憶装置４１に常駐されて
おり、この周辺装置５０への電源役人後この制御用プロ
セッサ５１のリードオンリメモリ　（以下、ＲＯＭ、と
いう）５３に格納されているローディング用プログラム
の起動により、上記ホストプロセッサ４０の外部記憶装
置４１から制御プログラムを制御用ＲＡ　Ｍ　５２に読
込み、以後このＲＡＭ５２に記憶された制御プログラム
により動作するようにしたものがある。

このＲＡＭ５２に取込まれた制御プロセッサの命令やデ
ータなどの情報は、制御用プロセッサ５１がＲＯＭ５３
、ＲＡＭ５２などのコントロールストレージからの命令
をフェッチしている時にエラーチェック部５４によりパ
リティによるエラーチェックが行われ、パリティエラー
が発生すると制ｊｌＢ用プロセッサ５１に対して割込み
を行ってエラー発生を通知する。

〔発明が解決しようとする問題点〕

上記のような従来技術では、ＲＡＭの欠陥などによりそ
の特定アドレスで発生するエラーやソフトエラーなどの
復旧可能なエラーが検出されると、上記ＲＡＭ上の制御
プログラムのエラー処理ルーチンによってエラー表示を
行うと同時に無条件に動作停止あるいはダイナミックル
ープ状態にしていた。

また、メモリ素子の完全破壊などによる復旧不可能なパ
リティエラーの場合は、プロセッサはエラー表示すらで
きなくなりハードウェア的に停止状態にされるようにな
っていた。

本発明では、上記ＲＯＭに格納された復旧プログラムに
よって復旧可能なパリティエラーについては復旧プログ
ラムによって復旧を行い、復旧が不可能なエラーについ
てのみオペレータパネル上に表示を行うようにすること
ができる。

〔問題点を解決するための手段〕

本発明の原理的構成を示す第１図において、ホストプロ
セッサ１０から、例えば周辺装置におけるマイクロプロ
セッサなどのプロセッサｌの制御用ｒ？ＡＭ２に制御プ
ログラムをロードするために設けられるＲＯＭ３に復旧
プログラムを格納し、上記ＲＡＭ２からプロセッサｌに
転送されるデータあるいは命令などの情報のパリティを
パリティチェック回路４により検査し、パリティエラー
が発生した時にはこのＲＯＭ３に格納されている復旧プ
ログラムを起動してエラーの復旧あるいは後処理を行う
ようにした。

〔作　用〕　、 上記ＲＯＭ３に格納されている復旧プログラムとしては
、パリティエラーの発生したＲＡＭ２のアドレスに格納
されるべき正しい命令を、ホストプロセッサ１０からこ
のエラーの発生したＲ　Ａ　Ｍ２の上記アドレスとこの
ＲＡＭ２の空領域とに再ロードし、処理を遂行するため
にこのＲＡ　Ｍ　２の空領域にロードした命令を続行す
る。

その後にＲＡＭ２のこのアドレスが再びアクセスされた
ときにはＲＡ　Ｍ　２の本来のアドレスであるこのアド
レスにアクセスするようにし、プロセッサ１が上記の再
ロードされたアドレスの情報をフェッチしたときにパリ
ティエラーが回復している場合には通常のとおりの処理
を行うが、再びパリティエラーが発生したときには上記
の再ロードを再び実行する。

一方、前回エラーが発生したアドレスとは異なるアドレ
スにおいてエラーが発生したときにはオペレータにエラ
ー表示を行うなどのエラー処理を行なうようにすること
ができる。

〔実施例〕

第２図は第１図に示した本発明の原理的構成を有するシ
ステムにおけるエラー処理の実施例を示すフローチャー
トであって、第１図のＲＡＭ２のアドレスＡから命令Ｂ
を読出したときにパリティエラーが発生した場合につい
てのものであり、このＲＡＭ２の空き領域のアドレスを
Ｃとして示してあり、また丸数字は第３図に付した数字
である。

■　ＲＡＭのアドレス八からの命令Ｂ′をプロセッサｌ
がフェッチしたとき、パリティチェ１．り回路４がパリ
ティエラーを検出して、このプロセッサに割込みを行う
。

■　このエラーが発生する前に処理した命令の実行結果
と割込み発生アドレス等の情和をバッファなどにセーブ
する。

■　このＲＡＭのアドレス八から以前に読出したデータ
に誤りがあったか否かを、後述ずろエラーフラグにより
チェックする。

■　エラーが発生したＲＡＭのアドレスにストアずべき
正しい命令Ｂをホストプロセッサ１０から転送させる。

■　このホストプロセッサから転送された命令Ｂをチェ
ックして、ブランチ系の命令であるか否かを判断する。

■　この命令Ｂがブランチ系の命令でなければ、ＲＡＭ
のアドレスＡ（本来のアドレス）とＲＡＭの空き領域の
アドレスＣとの両方にこの命令Ｂをストアする。

■　このＲＡＭの（Ｃ＋１）番地に（Ａ＋１）番地への
無条件分岐命令をストアして、Ｃ番地の命令の処理が終
了したときにもとのプログラムに戻るようにする。

■　次に、この復旧プログラムからのリターンアドレス
をＣ番地にセントして、復旧プログラムの終了後アドレ
スＣの命令、すなわち命令Ｂを実行させるようにする。

■　エラーフラグをセットし、またエラーアドレスをス
トアする。

［相］　■でセーブした情報をもとに、制御プロセッサ
の状態を割込み発生前の状態に戻し、リターン後の命令
Ｂの処理に備える。

■　復旧プログラムからリターンする。これにより、上
記［相］により戻された状態と■により番地Ｃにセット
されている命令Ｂとにより処理を続行し、その終了で番
地（Ｃ＋１）のステップに移ることによって、■でスト
アした無条件分岐命令により（Ａ＋１）番地に戻り、Ａ
番地にストアされていた命令Ｂ’　　（パリティエラー
を発生した命令）の次のステップの処理を続行する。

この状態で処理が進行し、再びパリティエラーが発生し
て割込み■が行われると、■において以前にもこのυ１
込みが発生していたことが前記■によりセットしたエラ
ーフラグにより検出され、図の右方の■′の処理となり
、このパリティエラーの発生したＲ　Ａ　Ｍ　２のアド
レスが前記■によりストアされたアトＬノスと比較され
る。

もしこれらのアドレスが一致すれば、すなわち以前にも
このアドレスでパリティエラーが発生していて正しい命
令ＢがＲＡＭのアドレスＣにストアされていれば、前記
■のステップに移って、アドレスＡからの命令Ｂ′に代
えてアドレスＣの正しい命令Ｂによる処理を行うことに
より本来の処理が実行される。

またこの■′の比較により、以前にパリティエラーを発
生したアドレスと異なるアドレスにおいてパリティエラ
ーが発生したものであれば、オペレータコンソールに異
常表示を行い■′、次いでプロセッサ１をグイナミノク
ルーブあるいはＨＡＬＴ状態にして処理を停止■′させ
る。

前記■においてホストプロセッサ１０から再ロードされ
た命令Ｂがブランチ系の命令であった場合には、条件付
ブランチであるか否かが■′でチェックされ、無条件ブ
ランチであればＲＡＭ２のＣ番地にはこの命令Ｂで指定
されているブランチ先へブランチする命令をセット■′
し、またＡ番地には命令Ｂを再ロード■′することによ
って、番地Ａ、Ｂのいずれがアクセスされたときにも所
定のアドレスにブランチするようにする。

また■′で条件付ブランチであることが検出されると、
Ａ番地には本来の命令Ｂを再セント［相］′し、Ｃ番地
には命令Ｂのブランチ先相対アドレス数を（＋２）に換
えた命令をストア■′し、Ｃ＋１番地にはＡ＋１番地へ
ブランチする命令をストア＠′シ、またＣ＋２番地には
（Ａ十相対アトレース数）のブランチ先アドレスを指定
した命令をストア０′することによって、Ａ番地がアド
レスされたときもＢ番地がアドレスされたときも実質上
同一のブランチ命令が実行できるとかできるようにする
。

〔発明の効果〕

ホストプロセッサからＲＡＭにロードされたプロクラム
により動作するプロセッサにおいて、このＲＡＭの素子
の破損あるいは一時的な異常さらにはソフトエラーなど
によりエラーが発生したときに、ＲＯＭに格納されてい
る復旧プログラムにより自動的に復旧処理が行われて処
理が遂行されるので無用な処理時間あるいは手間を必要
としないという格別の効果を達成することができる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の実施例の動作を示すフローチャート、第３図は従来例
を示す図である。 ｌはプｏセフす、２はＲＡ　Ｍ　、　３　ハＲＯＭ　、
　４はパリティチェック回路、１０はホストプロセッサ
である。 第１図 第３図

Claims (2)

【特許請求の範囲】
1. （１）ホストプロセッサ（１０）からロードされる制御
   プログラムをストアするランダムアクセスメモリ（２）
   と、この制御プログラムにより動作する制御プロセッサ
   （１）とを含むプロセッサシステムにおいて、 上記制御プログラムを上記ホストプロセッサから上記ラ
   ンダムアクセスメモリにロードするローディングプログ
   ラムを格納するリードオンリメモリ（３）に復旧プログ
   ラムを格納するとともに、 上記ランダムアクセスメモリから制御プロセッサに転送
   される情報のパリティをチェックするパリティチェック
   回路（４）を設け、 このパリティチェック回路がパリティエラーを検出した
   ときには上記リードオンリメモリに格納されている復旧
   プログラムにより復旧処理を行うようにしたことを特徴
   とするエラー処理方式。
2. （２）上記復旧プログラムによって、読出された情報に
   エラーが発生したランダムアクセスメモリのアドレスと
   このランダムアクセスメモリの空き領域との双方にホス
   トプロセッサから正しい情報を再書込みするようにした
   ことを特徴とする特許請求の範囲第１項記載のエラー処
   理方式。