JPS6225216B2 - - Google Patents
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- JPS6225216B2 JPS6225216B2 JP57006950A JP695082A JPS6225216B2 JP S6225216 B2 JPS6225216 B2 JP S6225216B2 JP 57006950 A JP57006950 A JP 57006950A JP 695082 A JP695082 A JP 695082A JP S6225216 B2 JPS6225216 B2 JP S6225216B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Description
【発明の詳細な説明】
本発明は、ダイレクトメモリアクセス制御装置
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a direct memory access control device.
デイジタル信号処理技術の進歩にともない、高
速の演算処理が要求される。また、デイジタル信
号処理では膨大な量のデータを取り扱うため、処
理演算装置だけではデータを格納することができ
ない。したがつてデータを外部記憶素子に格納し
演算装置との直接のデータ転送によつて処理を行
なう必要がある。 As digital signal processing technology advances, high-speed arithmetic processing is required. Furthermore, since digital signal processing handles a huge amount of data, it is not possible to store the data using a processing arithmetic unit alone. Therefore, it is necessary to store data in an external storage element and perform processing by direct data transfer with an arithmetic unit.
従来、これを実現するものに第１図に示すよう
なダイレクトメモリアクセス制御装置がある。こ
の装置は、アドレスレジスタ１にメモリ開始アド
レスがセツトされ、メモリアクセスが実行される
たびにインクリメンタ／デイクリメンタ２によつ
てアドレス値の増減が行なわれ、次々とメモリア
クセスを実行する。これは、ホストプロセツサの
介在なしに、データの高速、連続転送ができるこ
とを示している。しかし、デイジタル信号処理で
は、数個おきのデータを連続にとり出して処理す
ることがある。一例としてデイジタル信号処理の
代表的なものに高速フーリエ交換がある。この演
算の段階で連続的にメモリに出力されたデータに
対し、次の演算では数個おきのデータが必要とな
ることが多い。 Conventionally, there is a direct memory access control device as shown in FIG. 1 to realize this. In this device, a memory start address is set in an address register 1, and each time a memory access is executed, an incrementer/decrementer 2 increases or decreases the address value, and memory accesses are executed one after another. This indicates that high-speed, continuous data transfer is possible without the intervention of a host processor. However, in digital signal processing, every few pieces of data may be successively extracted and processed. A typical example of digital signal processing is fast Fourier exchange. For the data that is continuously output to the memory at this calculation stage, the next calculation often requires every few pieces of data.
このときのデータのアクセスは前記のダイレク
トメモリアクセス制御装置では行なうことはでき
ない。また、このデータ転送をホストプロセツサ
を介して行なうとすると倍以上の時間がかかるこ
とになる。これは、大量のデータを扱い、高速処
理を要求されるデイジタル信号処理にとつて大き
な障害といえる。 Data access at this time cannot be performed by the above-mentioned direct memory access control device. Furthermore, if this data transfer were to be performed via the host processor, it would take more than twice as much time. This can be said to be a major hindrance to digital signal processing, which handles large amounts of data and requires high-speed processing.
本発明の目的は、前記の障害を除き、処理能力
を向上させたダイレクトメモリアクセス制御装置
を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a direct memory access control device that eliminates the above-mentioned obstacles and improves processing performance.
本発明は、データバスからのメモリアクセスの
開始アドレスを格納するアドレスレジスタと、こ
のアドレスレジスタに格納された開始アドレス
を、アドレス変換データによつて予め設定したア
ドレス間隔でメモリアクセスするアドレスに変換
する変換回路と、この変換回路で変換したアドレ
スデータをアドレスバスに出力するアドレスバツ
フアとを備え、前記変換回路前記がアドレス変換
データを格納するテンポラリレジスタと、このテ
ンポラリレジスタのデータをメモリアクセスする
ごとに累加算する累加算器と、この累加算器の出
力及び前記アドレスレジスタのデータの双方を加
算し前記アドレスデータとして出力する加算器と
を有することを特徴とするダイレクトメモリアク
セス制御装置にある。 The present invention includes an address register that stores a start address for memory access from a data bus, and converts the start address stored in this address register into an address for memory access at preset address intervals using address conversion data. The conversion circuit includes a conversion circuit, an address buffer that outputs address data converted by the conversion circuit to an address bus, and a temporary register in which the conversion circuit stores the address conversion data, and a temporary register that stores data in the temporary register every time a memory is accessed. A direct memory access control device comprising: an accumulative adder for accumulatively adding data; and an adder for adding together both the output of the accumulative adder and data in the address register and outputting the result as the address data.
次に本発明を図面を用いて詳細に説明する。 Next, the present invention will be explained in detail using the drawings.
第２図は本発明の一実施例を示したブロツク図
である。従来では、第１図のように、アドレスレ
ジスタ１、インクリメンタ／デイクリメンタ２、
そしてアドレスバツフア３によつてアドレス制御
部が構成されていたが、第２図に示すように本発
明の実施例では従来のインクリメンタ／デイクリ
メンタ２のかわりに、テンポラリレジスタ４、累
加算器５及び加算器６を有した構成としているこ
とが特徴である。 FIG. 2 is a block diagram showing one embodiment of the present invention. Conventionally, as shown in FIG. 1, an address register 1, an incrementer/decrementer 2,
The address control unit was constituted by the address buffer 3, but as shown in FIG. and an adder 6.
次にこのブロツク図の動作を説明する。テンポ
ラリレジスタ４には、ｘ個とびの変換データ
〔Ｘ〕がセツトされるものとする。また、アドレ
スレジスタ１′には、メモリアクセスの開始アド
レス〔Ｙ〕が、セツトされる。タイミングパルス
発生回路７の最初のタイミングT1では開始アド
レス〔Ｙ〕がそのまま、アドレスバツフア３′に
出力される。同時に、最初の出力タイミングT1
で、テンポラリレジスタ４の変換データ〔Ｘ〕が
累加算器５の出力にそのままセツトされる。次の
タイミングT2で加算器６により、アドレスレジ
スタ１′の値〔Ｙ〕と変換データの値〔Ｘ〕とが
加算され、タイミングT3でアドレスバツフア
３′に加算値〔Ｘ＋Ｙ〕がセツトされる。また、
タイミングT2ではテンポラリレジスタ４の値
〔Ｘ〕と累加算器５の出力〔Ｘ〕が再び累加算５
にセツトされ、タイミングT3で累加算器５によ
り加算された値〔2X〕とアドレスレジスタ１′の
値〔Ｙ〕が加算器６の入力としてセツトされる。
この動作をくり返すことにより、アドレスバツフ
ア３′は次のような値を連続的にとることにな
る。 Next, the operation of this block diagram will be explained. It is assumed that x pieces of conversion data [X] are set in the temporary register 4. Further, a memory access start address [Y] is set in the address register 1'. At the first timing T1 of the timing pulse generating circuit 7, the start address [Y] is output as is to the address buffer 3'. At the same time, the first output timing T 1
Then, the converted data [X] in the temporary register 4 is set as is to the output of the accumulator 5. At the next timing T2 , the adder 6 adds the value [Y] of the address register 1' and the value [X] of the conversion data, and at the timing T3 , the added value [X+Y] is set in the address buffer 3'. be done. Also,
At timing T2 , the value [X] of temporary register 4 and the output [X] of accumulator 5 are again accumulated
The value [2X] added by the accumulator 5 and the value [Y] of the address register 1' are set as inputs to the adder 6 at timing T3 .
By repeating this operation, the address buffer 3' will continuously take the following values.
〔Ｙ〕，〔Ｙ＋Ｘ〕，〔Ｙ＋2X〕，〔Ｙ＋3X〕，……
つまり、上記の動作はメモリアドレスがｘ個と
びの値を連続的にとることが可能であることを示
す。ここで〔Ｘ〕の値は任意の値がセツトでき、
任意のｘ個とびの操作が可能であり、たとえば
〔Ｘ〕の値を１とすると従来の機能を果すことは
明白である。さらに、この実施例では加算器を用
いたが減算器を付加することにより減算操作も同
様に実現できることは明白である。 [Y], [Y+X], [Y+2X], [Y+3X], . . . In other words, the above operation shows that the memory address can continuously take x values. Here, the value of [X] can be set to any value,
It is clear that any x operations are possible, and for example, if the value of [X] is 1, the conventional function will be achieved. Further, although an adder is used in this embodiment, it is clear that a subtraction operation can be similarly realized by adding a subtracter.
以上のように、本発明によれば、デイジタル信
号処理等でよく使われる数個とびのメモリアクセ
スに対して高速処理が実現でき、汎用性を有する
ダイレクトメモリアクセス制御装置が得られる。 As described above, according to the present invention, high-speed processing can be realized for multiple memory accesses often used in digital signal processing, etc., and a versatile direct memory access control device can be obtained.
第１図は従来のメモリアドレス変換部分を示し
たブロツク図、第２図は本発明の一実施例を示し
たブロツク図である。
尚図において、１，１′……アドレスレジス
タ、２……インクリメンタ／デイクリメンタ、
３，３′……アドレスバツフア、４……テンポラ
リレジスタ、５……累加算器、６……加算器、７
……タイミングパルス発生回路、T1，T2，T3…
…タイミングパルス。
FIG. 1 is a block diagram showing a conventional memory address translation section, and FIG. 2 is a block diagram showing an embodiment of the present invention. In the figure, 1, 1'...address register, 2...incrementer/decrementer,
3, 3'... Address buffer, 4... Temporary register, 5... Accumulator, 6... Adder, 7
...Timing pulse generation circuit, T 1 , T 2 , T 3 ...
...timing pulse.
Claims (1)
レスを格納するアドレスレジスタと、このアドレ
スレジスタに格納された開始アドレスを、アドレ
ス変換データによつて予め設定したアドレス間隔
でメモリアクセスするアドレスに変換する変換回
路と、この変換回路で変換したアドレスデータを
アドレスバスに出力するアドレスバツフアとを備
え、前記変換回路が、前記アドレス変換データを
格納するテンポラリレジスタと、このテンポラリ
レジスタのデータをメモリアクセスするごとに累
加算する累加算器と、この累加算器の出力及び前
記アドレスレジスタのデータの双方を互いに加算
し前記アドレスデータとして出力する加算器とを
有することを特徴とするダイレクトメモリアクセ
ス制御装置。1 An address register that stores a start address for memory access from a data bus, and a conversion circuit that converts the start address stored in this address register into an address for memory access at preset address intervals using address conversion data. , and an address buffer that outputs the address data converted by the conversion circuit to the address bus, and the conversion circuit includes a temporary register that stores the address conversion data, and an address buffer that outputs the address data converted by the conversion circuit to the address bus. 1. A direct memory access control device comprising: an accumulator that adds; and an adder that adds together both the output of the accumulator and data in the address register and outputs the result as the address data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP695082A JPS58125129A (en) | 1982-01-20 | 1982-01-20 | Direct memory access controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP695082A JPS58125129A (en) | 1982-01-20 | 1982-01-20 | Direct memory access controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58125129A JPS58125129A (en) | 1983-07-26 |
| JPS6225216B2 true JPS6225216B2 (en) | 1987-06-02 |
Family
ID=11652503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP695082A Granted JPS58125129A (en) | 1982-01-20 | 1982-01-20 | Direct memory access controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125129A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57125430A (en) * | 1981-01-27 | 1982-08-04 | Tokyo Electric Co Ltd | Address designating device of data processing device |
-
1982
- 1982-01-20 JP JP695082A patent/JPS58125129A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57125430A (en) * | 1981-01-27 | 1982-08-04 | Tokyo Electric Co Ltd | Address designating device of data processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58125129A (en) | 1983-07-26 |
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