JPS62242410A - Relaxation oscillation circuit - Google Patents
Relaxation oscillation circuitInfo
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- JPS62242410A JPS62242410A JP61085783A JP8578386A JPS62242410A JP S62242410 A JPS62242410 A JP S62242410A JP 61085783 A JP61085783 A JP 61085783A JP 8578386 A JP8578386 A JP 8578386A JP S62242410 A JPS62242410 A JP S62242410A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、3角波の発振信号を出力する弛張発振回路に
関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a relaxation oscillation circuit that outputs a triangular wave oscillation signal.
従来の弛張発振回路を第5図、第6図に示す。 Conventional relaxation oscillation circuits are shown in FIGS. 5 and 6.
電圧比較器を用いた弛張発振回路としては、一般に、1
電圧比較器方式の回路と2電圧比較器方式の回路とがあ
る。第5図は1電圧比較器方式の回路を示し、第6図は
2電圧比較器方式の回路を示す。Generally, a relaxation oscillation circuit using a voltage comparator is 1
There are two voltage comparator type circuits and two voltage comparator type circuits. FIG. 5 shows a one-voltage comparator type circuit, and FIG. 6 shows a two-voltage comparator type circuit.
第5図において、Ql−Q9はトランジスタ、×1〜X
3は節点、Iaは定電流源、Ra、Rhは抵抗、CTは
充放電コンデンサ、T1は電圧■6.の電源が供給され
る電源端子、T2は接地に接続される接地端子、T3は
3角波の発振信号を外部へ出力するための出力端子であ
る。In FIG. 5, Ql-Q9 is a transistor,
3 is a node, Ia is a constant current source, Ra and Rh are resistors, CT is a charging/discharging capacitor, and T1 is a voltage 6. T2 is a ground terminal connected to the ground, and T3 is an output terminal for outputting a triangular wave oscillation signal to the outside.
次にこのように構成された弛張発振回路の動作を第7図
の動作波形を用いて説明する。まず、C5、C7がオン
状態にあり、第7図(C)に示す節点X2の電位(第7
図(C1の点線は節点X1の電位を示す)が第7図(a
)に示す節点X1の電位より高い場合を考える。この状
態で充放電コンデンサCTの電荷は抵抗Rbを通って放
電されるため、節点X2の電位は時間と共に下がる。節
点X2の電位が節点x1の電位より低くなると、定電流
源1a、トランジスタQl−Q4で構成される電圧比較
器は第7図(b)に示す節点X3の電位を低レベルにす
るように働く。Next, the operation of the relaxation oscillation circuit configured as described above will be explained using the operating waveforms shown in FIG. First, C5 and C7 are in the on state, and the potential of the node X2 shown in FIG.
The diagram (the dotted line at C1 indicates the potential at node X1) is shown in Figure 7 (a
) Consider the case where the potential is higher than the potential at node X1 shown in ). In this state, the charge in the charge/discharge capacitor CT is discharged through the resistor Rb, so the potential at the node X2 decreases with time. When the potential of the node X2 becomes lower than the potential of the node x1, the voltage comparator composed of the constant current source 1a and the transistors Ql-Q4 works to lower the potential of the node X3 shown in FIG. 7(b). .
これによりトランジスタQ5.Q7はオフし、節点Xl
の電位は上昇し、充放電コンデンサCTの放電パスはな
くなるために充放電コンデンサCTには抵抗Raからの
充電電流のみが流れる。このため、節点X2の電位は時
間と共に上昇する。As a result, transistor Q5. Q7 turns off and node Xl
The potential of the resistor Ra increases, and since there is no longer a discharge path for the charge/discharge capacitor CT, only the charging current from the resistor Ra flows through the charge/discharge capacitor CT. Therefore, the potential at the node X2 increases with time.
節点X2の電位が節点XIの電位より高くなると、定電
流源Ia、Ql〜Q4で構成される電圧比較器は節点X
3の電位を高レベルにするように働く。When the potential at node X2 becomes higher than the potential at node XI, the voltage comparator composed of constant current sources Ia and Ql to Q4
It works to raise the potential of No. 3 to a high level.
これによりトランジスタQ5.Q7はオンし、節点XI
の電位は下がり、最初の状態に戻る。As a result, transistor Q5. Q7 turns on and node XI
potential decreases and returns to its initial state.
次に、第6図の弛張発振回路の構成について説明する。Next, the configuration of the relaxation oscillation circuit shown in FIG. 6 will be explained.
第6図において、QIO−Q18はトランジスタ、Y1
〜Y6は節点、Ibは定電流源、Rcは抵抗である。第
6図において第5図と同一部分又は相当部分には同一符
号が付しである。In FIG. 6, QIO-Q18 is a transistor, Y1
~Y6 is a node, Ib is a constant current source, and Rc is a resistance. In FIG. 6, the same or equivalent parts as in FIG. 5 are given the same reference numerals.
次に、このように構成された弛張発振回路の動作を第8
図の動作波形を用いて説明する。まず第8図(d)に示
す節点Y2の電位(第8図(dlに示す点線L2は節点
Y1の電位、点線L3は節点Y3の電位を示す)が節点
Y1と節点Y3の電位の中間にあり、第8図(a)に示
す節点Y5の電位が低レベル、第8図(blに示す節点
Y6の電位が高レベルの状態にある場合を考える。節点
Y2の電位が節点Ylと節点Y3の電位の中間にある場
合、トランジスタQ3.Q16は共にオフの状態にある
。トランジスタQ16.Q18.抵抗Rct’構成され
る回路はRSラッチを構成しているため、トランジスタ
Q3.Q16が共にオフの場合、前の状態を維持してい
る。Next, the operation of the relaxation oscillator circuit configured in this way will be explained in the eighth section.
This will be explained using the operation waveforms shown in the figure. First, the potential of the node Y2 shown in FIG. 8(d) (the dotted line L2 shown in FIG. 8(dl shows the potential of the node Y1, and the dotted line L3 shows the potential of the node Y3) is located between the potentials of the nodes Y1 and Y3. Consider a case where the potential of the node Y5 shown in FIG. 8(a) is at a low level and the potential of the node Y6 shown in FIG. 8(bl) is at a high level. When the potential is between the potentials of If so, the previous state is maintained.
節点Y5の電位が低レベルの時、第8図(C)に示す節
点Y4の電位も低レベルにあり、トランジスタQ5はオ
フ状態にある。この状態では充放電コンデンサCTへ抵
抗Raを通して充電電流が流れるため、節点Y2の電位
は時間と共に上昇する。When the potential at the node Y5 is at a low level, the potential at the node Y4 shown in FIG. 8(C) is also at a low level, and the transistor Q5 is in an off state. In this state, since a charging current flows to the charging/discharging capacitor CT through the resistor Ra, the potential at the node Y2 increases with time.
節点Y2の電位が節点Y3の電位より高(なると、定電
流源1a、トランジスタQl−Q4で構成される電圧比
較器が働き、トランジスタQ3がオンする。これにより
、節点Y5の電位が高レベル、節点Y6の電位が低レベ
ル、節点Y4の電位が高レベルとなり、トランジスタQ
5はオンする。トランジスタQ5がオンすると、充放電
コンデンサCTから抵抗Rbを通して放電電流が流れる
ため、節点Y2の電位は時間と共に下降する。節点Y2
の電位が節点Ylの電位より低くなると、定電流源1b
、トランジスタQIO〜Q15で構成される電圧比較器
が働き、トランジスタQ16がオンする。これにより、
節点Y5の電位は低レベル、節点Y6の電位は高レベル
となり、最初の状態に戻る。When the potential of the node Y2 is higher than the potential of the node Y3, the voltage comparator consisting of the constant current source 1a and the transistors Ql-Q4 operates, and the transistor Q3 is turned on.As a result, the potential of the node Y5 becomes high level. The potential at node Y6 becomes low level, the potential at node Y4 becomes high level, and transistor Q
5 turns on. When the transistor Q5 is turned on, a discharge current flows from the charging/discharging capacitor CT through the resistor Rb, so that the potential at the node Y2 decreases with time. Node Y2
When the potential of the constant current source 1b becomes lower than the potential of the node Yl, the constant current source 1b
, a voltage comparator composed of transistors QIO to Q15 operates, and transistor Q16 is turned on. This results in
The potential at the node Y5 becomes a low level, and the potential at the node Y6 becomes a high level, returning to the initial state.
第9図は、第5図、第6図の弛張発振回路では高周波で
発振周波数精度が得られなくなることを説明するための
波形図である。発振周波数精度が得られなくなる理由は
、充放電コンデンサCTの充放電波形が電圧比較器の基
準電圧を通過してから充放電用トランジスタQ5が感応
するまでに応答遅れがあるからである。この応答遅れの
各ケースを第9図(al、 (b)に示す。第9図(a
)に示すケースは、充放電コンデンサCTの充放電波形
が電圧比較器の基準電圧を通過してから充放電用トラン
ジスタQ5が感応し始めるまでに遅延tsがある場合で
ある。この遅延は波形のオーバシュートosをもたらす
。第9図(blに示すケースは、充放電用トランジスタ
Q5は感応し始めているがオンとオフの中間状態にとど
まっている場合である。この場合、第9図(b)に示す
ように、中間状態にとどまる時間ts分のフラットネス
FNを生じる。FIG. 9 is a waveform diagram for explaining that the relaxation oscillation circuits of FIGS. 5 and 6 cannot obtain oscillation frequency accuracy at high frequencies. The reason why oscillation frequency accuracy cannot be obtained is that there is a response delay after the charging/discharging waveform of the charging/discharging capacitor CT passes the reference voltage of the voltage comparator until the charging/discharging transistor Q5 is sensitive to it. Each case of this response delay is shown in Fig. 9 (al, (b). Fig. 9 (a)
) is a case where there is a delay ts from when the charging/discharging waveform of the charging/discharging capacitor CT passes the reference voltage of the voltage comparator until the charging/discharging transistor Q5 starts to be sensitive. This delay results in waveform overshoot os. The case shown in FIG. 9 (bl) is a case where the charging/discharging transistor Q5 has started to respond but remains in an intermediate state between on and off. In this case, as shown in FIG. A flatness FN is generated for the time ts remaining in the state.
第5図、第6図の弛張発振回路は、信号のパスの中に横
方向PNP トランジスタを含んでいること、および充
放電用トランジスタQ5に飽和動作を行なわせているた
め、第9図(a)、 (b)に示すような応答遅れが生
じ易い。The relaxation oscillator circuits shown in FIGS. 5 and 6 include a lateral PNP transistor in the signal path and cause the charging/discharging transistor Q5 to perform a saturation operation. ), response delays as shown in (b) are likely to occur.
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、高周波においても発振周波数が
安定である弛張発振回路を得ることにある。The present invention has been made in view of these points, and its purpose is to obtain a relaxation oscillation circuit whose oscillation frequency is stable even at high frequencies.
このような目的を達成するために本発明は、エミッタが
第1の定電流源に接続された第1のNPNトランジスタ
と、エミッタが第1のNPN トランジスタのエミッタ
に接続された第2のNPNトランジスタと、第1のNP
N トランジスタのコレクタ・電源間に接続された第1
の抵抗と、第2のNPN トランジスタのコレクタ・電
源間に接続された第2の抵抗と、ベースが第1のNPN
トランジスタのコレクタにコレクタが電源に接続された
第3のNPN トランジスタと、ベースが第2のNPN
トランジスタのコレクタにコレクタが電源に接続された
第4のNPN トランジスタと、エミッタが第2の定電
流源に接続された第5のNPN トランジスタと、エミ
ッタが第2の定電流源にコレクタが第2のNPNトラン
ジスタのベースに接続された第6のNPN トランジス
タと、第3のNPNトランジスタのエミッタ・第5のN
PN トランジスタのベース間に接続された第3の抵抗
と、第4のNPNトランジスタのエミッタ・第6のNP
Nトランジスタのベース間に接続された第4の抵抗と、
第3のNPN トランジスタのエミッタ・第5のNPN
トランジスタのコレクタ間に接続された第5の抵抗と、
第5のNPN トランジスタのコレクタ・第6のNPN
トランジスタのコレクタ間に接続された第6の抵抗と
、コレクタが第5のNPNトランジスタのベースにベー
スが第6のNPNトランジスタのベースに接続された第
7のNPNトランジスタと、コレクタとベースとが第6
のNPN トランジスタのベースに接続された第8のN
PN トランジスタと、第7のNPN トランジスタの
エミッタ・接地間に接続された第1の電圧レベルシフト
手段と、第8のNPN トランジスタのエミッタ・接地
間に接続された第2の電圧レベルシフト手段と、エミッ
タが第3の定電流源にベースが第3のNPN トランジ
スタのエミッタにコレンタが接地に接続された第1のP
NP トランジスタと、エミッタが第3の定電流源にベ
ースが第4のNPN トランジスタのエミッタにコレク
タが第1のNPN トランジスタのベースに接続された
第2のPNP トランジスタと、第2のPNP トラン
ジスタのコレクタ・接地間に接続された第4の定電流源
と、第2のPNP トランジスタのコレクタ・接地間に
接続された充放電コンデンサとを設けるようにしたもの
である。To achieve such an object, the present invention provides a first NPN transistor whose emitter is connected to a first constant current source, and a second NPN transistor whose emitter is connected to the emitter of the first NPN transistor. and the first NP
N The first transistor connected between the collector and the power supply
a second resistor connected between the collector of the transistor and the power supply, and a base of the first NPN transistor;
A third NPN transistor whose collector is connected to the power supply, and a second NPN transistor whose base is connected to the collector of the transistor.
a fourth NPN transistor whose collector is connected to the power source; a fifth NPN transistor whose emitter is connected to the second constant current source; and a fifth NPN transistor whose emitter is connected to the second constant current source and whose collector is connected to the second constant current source. a sixth NPN transistor connected to the base of the NPN transistor, and a fifth NPN transistor connected to the emitter of the third NPN transistor.
A third resistor connected between the base of the PN transistor and the emitter of the fourth NPN transistor and the sixth NP
a fourth resistor connected between the bases of the N transistor;
3rd NPN transistor emitter/5th NPN
a fifth resistor connected between the collectors of the transistors;
5th NPN transistor collector/6th NPN
a sixth resistor connected between the collectors of the transistors, a seventh NPN transistor whose collector is connected to the base of the fifth NPN transistor and whose base is connected to the base of the sixth NPN transistor; 6
8th NPN connected to the base of the transistor
a PN transistor, a first voltage level shift means connected between the emitter of the seventh NPN transistor and ground, and a second voltage level shift means connected between the emitter of the eighth NPN transistor and ground; The emitter is the third constant current source and the base is the third NPN. The emitter of the transistor is the first P whose colent is connected to ground.
an NP transistor with its emitter connected to a third constant current source and its base connected to a fourth NPN transistor; and a second PNP transistor whose collector is connected to the base of the first NPN transistor; and the collector of the second PNP transistor. - A fourth constant current source connected between the ground and a charge/discharge capacitor connected between the collector of the second PNP transistor and the ground are provided.
本発明においては、充放電を制御しているトランジスタ
は飽和動作を行なわない。In the present invention, the transistor controlling charging and discharging does not perform saturation operation.
本発明に係わる弛張発振回路の一実施例を第1図に示す
。第1図において、11〜I4は定電流値11〜i4の
第1〜第4の定電流源、N1〜N8は第1〜第8のNP
N トランジスタ、Plは第1の−PNP トランジス
タ、R2は充放電を制御するための第2のPNP トラ
ンジスタ、R1−R6は抵抗値r1〜r6の第1〜第6
の抵抗、R7は第1の電圧レベルシフト手段をなす抵抗
値r7の抵抗、R8は第2の電圧レベルシフト手段をな
す抵抗値r8の抵抗、CTは充放電コンデンサ、BTは
電圧■。の直流電源、T1は電圧v’ccの直流電源が
供給される電源端子、T2は接地と接続されている接地
端子、T3は3角波の発振信号が出力される出力端子、
A−Fは節点である。An embodiment of the relaxation oscillation circuit according to the present invention is shown in FIG. In FIG. 1, 11 to I4 are first to fourth constant current sources with constant current values 11 to i4, and N1 to N8 are first to eighth NPs.
N transistor, Pl is the first -PNP transistor, R2 is the second PNP transistor for controlling charging and discharging, and R1-R6 are the first to sixth transistors with resistance values r1 to r6.
R7 is a resistor with a resistance value r7 which constitutes the first voltage level shifting means, R8 is a resistor with a resistance value r8 which constitutes the second voltage level shifting means, CT is a charging/discharging capacitor, and BT is a voltage. T1 is a power supply terminal to which a DC power supply of voltage v'cc is supplied, T2 is a ground terminal connected to the ground, T3 is an output terminal from which a triangular wave oscillation signal is output,
A-F are nodes.
次に、このように構成された弛張発振回路の動作につい
て第4図の動作波形を用いて説明する。Next, the operation of the relaxation oscillation circuit configured as described above will be explained using the operating waveforms shown in FIG. 4.
まず、第4図(f)に示す節点Fの電位(点′41AL
4は節点Aの電位を示す)が第4図(a)に示す節点A
の電位より高い場合を考える。この時、NPN トラン
ジスタN1はオン、NPN トランジスタN2はオフ状
態にあるため、第4図中)に示す節点Bの電位をVB、
第4図(C)に示す節点Cの電位をVC1第4図(d)
に示す節点りの電位をVD、第4図(Q)に示す節点E
の電位をVEとすると、次の関係が成立する。First, the potential of node F (point '41AL) shown in FIG.
4 indicates the potential of node A) is node A shown in FIG. 4(a).
Consider the case where the potential is higher than . At this time, since the NPN transistor N1 is on and the NPN transistor N2 is off, the potential of node B shown in FIG.
The potential of node C shown in Fig. 4(C) is VC1 Fig. 4(d)
The potential at the node shown in is VD, and the potential at the node E shown in FIG. 4 (Q) is VD.
Letting the potential of VE be VE, the following relationship holds true.
VB<VC・・・・(1)
VD<VE・・・・(2)
したがって、NPN トランジスタN5はオフ、NPN
トランジスタN6はオン状態にある。この場合の節点A
の電位VAは次式のようになる。VB<VC...(1) VD<VE...(2) Therefore, NPN transistor N5 is off, NPN
Transistor N6 is in an on state. Node A in this case
The potential VA is given by the following equation.
VA−V、e−r 1 ・i 1− (r5+r6)
Hi 2−Vlt3・・・・(3)
ここで、V IIIはNPN トランジスタN3のベー
ス・エミッタ間電圧である。(l)式に示すようにVB
<VCであるから、PNP トランジスタpiはオン、
PNPトランジスタP2はオフであり、充放電コンデン
サCTから14の放電電流が流れ、節点Fの電位は時間
と共に下がる。節点F点の電位が節点Aの電位より低く
なると、NPNトランジスタNlはオフし始め、節点B
の電位は上昇し始め、節点Aの電位も上昇し始めるため
、さらにNPNトランジスタN1のオフの程度が大きく
なる。この正帰還現象により、NPNトランジスタN1
は完全にオフ、NPNトランジスタN’2は完全にオン
の状態に至る。VA-V, e-r 1 ・i 1- (r5+r6)
Hi 2 - Vlt3 (3) where V III is the base-emitter voltage of the NPN transistor N3. As shown in equation (l), VB
<Since VC, PNP transistor pi is on,
PNP transistor P2 is off, a discharge current of 14 flows from charging/discharging capacitor CT, and the potential at node F decreases with time. When the potential at node F becomes lower than the potential at node A, NPN transistor Nl begins to turn off, and node B
The potential at node A starts to rise, and the potential at node A also starts to rise, so that the degree to which the NPN transistor N1 is turned off further increases. Due to this positive feedback phenomenon, the NPN transistor N1
is completely off, and the NPN transistor N'2 is completely on.
NPN トランジスタN1が完全にオフ、NPNトラン
ジスタN2が完全にONの状態で、次の関係が成立して
いる。When the NPN transistor N1 is completely off and the NPN transistor N2 is completely on, the following relationship holds true.
VB>VC・・・・(4)
VD>VE・・・・(5)
したがって、NPNトランジスタN5はオン、NPNト
ランジスタN6はオフ状態にある。この場合、節点Aの
電位VAは次式のようになる。VB>VC (4) VD>VE (5) Therefore, the NPN transistor N5 is on and the NPN transistor N6 is off. In this case, the potential VA at node A is expressed by the following equation.
VA=Vcc−r 5 ・i 2 Vliz・・・1
6)この場合の節点Aの電位は、(3)式の値に比べ、
rl−i 1+r6・12だけ高くなっている。VA=Vcc-r 5 ・i 2 Vliz...1
6) In this case, the potential of node A is compared to the value of equation (3),
It is higher by rl-i 1+r6·12.
(4)式に示すようにVB>VCであるから、PNPト
ランジスタPiはオフ、PNP トランジスタP2はオ
ンである。i 3 > i 4であるとすると、充放電
コンデンサCTには13−T4の充電電流が流れ、節点
Fの電位は時間と共に上昇する。節点Fの電位が節点A
の電位より高くなると、NPNトランジスタN1はオン
し始めるため、節点Bの電位は下降し始め、節点Aの電
位も下降し始め、さらにNPNトランジスタNlのオン
の程度が大きくなる。この正帰還現象により、NPN
トランジスタNlは完全にオン、NPN トランジスタ
N2は完全にオフの状態に至り、最初の状態に戻る。As shown in equation (4), since VB>VC, the PNP transistor Pi is off and the PNP transistor P2 is on. Assuming that i 3 > i 4, a charging current of 13-T4 flows through the charging/discharging capacitor CT, and the potential of the node F increases with time. The potential of node F is node A
When the potential becomes higher than the potential, the NPN transistor N1 starts to turn on, so the potential at the node B starts to decrease, the potential at the node A also starts to decrease, and the degree to which the NPN transistor N1 is turned on increases. Due to this positive feedback phenomenon, NPN
Transistor Nl is completely on and NPN transistor N2 is completely off, returning to its initial state.
第2図は本発明の第2の実施例を示す回路図である。第
2図の回路は第1図の抵抗R7,R8をNPN トラン
ジスタN9で一体化したものであり、第1の実施例と同
様の効果を奏するものである。FIG. 2 is a circuit diagram showing a second embodiment of the present invention. The circuit of FIG. 2 integrates the resistors R7 and R8 of FIG. 1 with an NPN transistor N9, and provides the same effect as the first embodiment.
第3図は本発明の第3の実施例を示す回路図である。第
3図の回路は第1図の抵抗R7,R8とNPN トラン
ジスタN7.N8との配置を入れ替えたものであり、第
1の実施例と同様の効果を奏するものである。FIG. 3 is a circuit diagram showing a third embodiment of the present invention. The circuit of FIG. 3 consists of the resistors R7 and R8 of FIG. 1 and the NPN transistor N7. The arrangement is replaced with N8, and the same effect as in the first embodiment is achieved.
以上説明したように本発明は、第1〜第4の定電流源と
第1〜第8のNPNトランジスタと第1、第2のPNP
トランジスタと第1〜第6の抵抗と第1.第2の電圧
レベルシフト手段と充放電コンデンサとを設けることに
より、正帰還のルートにおいて第1.第2のPNP ト
ランジスタのベース入力までをすべてスピードの速いN
PNトランジスタとすることができ、充放電を制御して
いる第2のPNP トランジスタを飽和動作させる必要
がなく、ベース拡散容量の大きいPNP トランジスタ
のベースを出力インピーダンスの低いエミッタフォロワ
で制御してベース拡散容量を速く充放電できるため、従
来の回路と比べて応答遅れを極めて少なくすることがで
き、高周波でも精度のよい弛張発振回路を得ることがで
きる効果がある。As explained above, the present invention provides first to fourth constant current sources, first to eighth NPN transistors, and first and second PNP transistors.
A transistor, first to sixth resistors, and a first to sixth resistor. By providing the second voltage level shift means and the charging/discharging capacitor, the first voltage level shift means and the charging/discharging capacitor are provided in the positive feedback route. The second PNP transistor has a fast N
It can be a PN transistor, and there is no need to operate the second PNP transistor that controls charging and discharging in saturation.The base of the PNP transistor, which has a large base diffusion capacitance, can be controlled by an emitter follower with low output impedance, and the base can be diffused. Since the capacitance can be charged and discharged quickly, response delay can be extremely reduced compared to conventional circuits, and a relaxation oscillation circuit with high precision can be obtained even at high frequencies.
第1図は本発明に係わる弛張発振回路の一実施例を示す
回路図、第2図は本発明の第2の実施例を示す回路図、
第3図は本発明の第3の実施例を示す回路図、第4図は
第1図の回路の動作を説明するための波形図、第5図、
第6図は従来の弛張発振回路を示す回路図、第7図は第
5図の回路の動作を説明するための波形図、第8図は第
6図の回路の動作を説明するための波形図、第9図は従
来の回路における発振周波数精度を説明するための波形
図である。
11〜■4・・・・定電流源、N1−N3・・・・NP
N トランジスタ、Pi、R2・・・・PNPトランジ
スタ、R1−R8・・・・抵抗、CT・・・・充放電コ
ンデンサ、BT・・・・直流電源、T1・・・・電源端
子、T2・・・・接地端子、T3・・・・出力端子、A
−F・・・・節点。FIG. 1 is a circuit diagram showing an embodiment of a relaxation oscillation circuit according to the present invention, FIG. 2 is a circuit diagram showing a second embodiment of the present invention,
FIG. 3 is a circuit diagram showing a third embodiment of the present invention, FIG. 4 is a waveform diagram for explaining the operation of the circuit in FIG. 1, and FIG.
Figure 6 is a circuit diagram showing a conventional relaxation oscillation circuit, Figure 7 is a waveform diagram to explain the operation of the circuit in Figure 5, and Figure 8 is a waveform diagram to explain the operation of the circuit in Figure 6. 9 are waveform diagrams for explaining the oscillation frequency accuracy in a conventional circuit. 11~■4... Constant current source, N1-N3...NP
N transistor, Pi, R2...PNP transistor, R1-R8...resistor, CT...charging/discharging capacitor, BT...DC power supply, T1...power supply terminal, T2... ...Ground terminal, T3...Output terminal, A
-F... Node.
Claims (1)
ランジスタと、エミッタが第1のNPNトランジスタの
エミッタに接続された第2のNPNトランジスタと、第
1のNPNトランジスタのコレクタと電源との間に接続
された第1の抵抗と、第2のNPNトランジスタのコレ
クタと電源との間に接続された第2の抵抗と、ベースが
第1のNPNトランジスタのコレクタに接続されコレク
タが電源に接続された第3のNPNトランジスタと、ベ
ースが第2のNPNトランジスタのコレクタに接続され
コレクタが電源に接続された第4のNPNトランジスタ
と、エミッタが第2の定電流源に接続された第5のNP
Nトランジスタと、エミッタが第2の定電流源に接続さ
れコレクタが第2のNPNトランジスタのベースに接続
された第6のNPNトランジスタと、第3のNPNトラ
ンジスタのエミッタと第5のNPNトランジスタのベー
スとの間に接続された第3の抵抗と、第4のNPNトラ
ンジスタのエミッタと第6のNPNトランジスタのベー
スとの間に接続された第4の抵抗と、第3のNPNトラ
ンジスタのエミッタと第5のNPNトランジスタのコレ
クタとの間に接続された第5の抵抗と、第5のNPNト
ランジスタのコレクタと第6のNPNトランジスタのコ
レクタとの間に接続された第6の抵抗と、コレクタが第
5のNPNトランジスタのベースに接続されベースが第
6のNPNトランジスタのベースに接続された第7のN
PNトランジスタと、コレクタとベースとが第6のNP
Nトランジスタのベースに接続された第8のNPNトラ
ンジスタと、第7のNPNトランジスタのエミッタと接
地との間に接続された第1の電圧レベルシフト手段と、
第8のNPNトランジスタのエミッタと接地との間に接
続された第2の電圧レベルシフト手段と、エミッタが第
3の定電流源に接続されベースが第3のNPNトランジ
スタのエミッタに接続されコレクタが接地に接続された
第1のPNPトランジスタと、エミッタが第3の定電流
源に接続されベースが第4のNPNトランジスタのエミ
ッタに接続されコレクタが第1のNPNトランジスタの
ベースに接続された第2のPNPトランジスタと、第2
のPNPトランジスタのコレクタと接地との間に接続さ
れた第4の定電流源と、第2のPNPトランジスタのコ
レクタと接地との間に接続された充放電コンデンサとを
備え、第2のPNPトランジスタのコレクタから3角波
の発振信号を出力することを特徴とする弛張発振回路。a first NPN transistor whose emitter is connected to the first constant current source; a second NPN transistor whose emitter is connected to the emitter of the first NPN transistor; and a collector of the first NPN transistor and a power supply. a first resistor connected between the second resistor, a second resistor connected between the collector of the second NPN transistor and the power supply, and a base connected to the collector of the first NPN transistor and the collector connected to the power supply. a fourth NPN transistor whose base is connected to the collector of the second NPN transistor and whose collector is connected to the power supply; and a fifth NPN transistor whose emitter is connected to the second constant current source. NP
an NPN transistor, a sixth NPN transistor whose emitter is connected to the second constant current source and whose collector is connected to the base of the second NPN transistor, the emitter of the third NPN transistor and the base of the fifth NPN transistor. a third resistor connected between the emitter of the fourth NPN transistor and the base of the sixth NPN transistor; a fourth resistor connected between the emitter of the third NPN transistor and the base of the sixth NPN transistor; a fifth resistor connected between the collector of the fifth NPN transistor and the collector of the sixth NPN transistor; a sixth resistor connected between the collector of the fifth NPN transistor and the collector of the sixth NPN transistor; a seventh NPN transistor connected to the base of the fifth NPN transistor and whose base is connected to the base of the sixth NPN transistor;
PN transistor, collector and base are the sixth NP
an eighth NPN transistor connected to the base of the NPN transistor, and a first voltage level shifting means connected between the emitter of the seventh NPN transistor and ground;
a second voltage level shifting means connected between the emitter of the eighth NPN transistor and ground; the emitter connected to a third constant current source, the base connected to the emitter of the third NPN transistor, and the collector connected to the third constant current source; a first PNP transistor connected to ground, and a second PNP transistor having an emitter connected to a third constant current source, a base connected to the emitter of the fourth NPN transistor, and a collector connected to the base of the first NPN transistor. and a second PNP transistor.
a fourth constant current source connected between the collector of the second PNP transistor and ground; and a charge/discharge capacitor connected between the collector of the second PNP transistor and ground; A relaxation oscillation circuit characterized in that a triangular wave oscillation signal is output from a collector.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61085783A JPS62242410A (en) | 1986-04-14 | 1986-04-14 | Relaxation oscillation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61085783A JPS62242410A (en) | 1986-04-14 | 1986-04-14 | Relaxation oscillation circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62242410A true JPS62242410A (en) | 1987-10-23 |
JPH0315369B2 JPH0315369B2 (en) | 1991-02-28 |
Family
ID=13868480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61085783A Granted JPS62242410A (en) | 1986-04-14 | 1986-04-14 | Relaxation oscillation circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62242410A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6791405B2 (en) * | 2002-03-28 | 2004-09-14 | Yamaha Corporation | Triangular wave generating circuit used in a Class-D amplifier |
-
1986
- 1986-04-14 JP JP61085783A patent/JPS62242410A/en active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6791405B2 (en) * | 2002-03-28 | 2004-09-14 | Yamaha Corporation | Triangular wave generating circuit used in a Class-D amplifier |
Also Published As
Publication number | Publication date |
---|---|
JPH0315369B2 (en) | 1991-02-28 |
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