JPS6223766A - サ−マルプリンタ印字濃度制御装置 - Google Patents
サ−マルプリンタ印字濃度制御装置Info
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- JPS6223766A JPS6223766A JP60163804A JP16380485A JPS6223766A JP S6223766 A JPS6223766 A JP S6223766A JP 60163804 A JP60163804 A JP 60163804A JP 16380485 A JP16380485 A JP 16380485A JP S6223766 A JPS6223766 A JP S6223766A
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- bits
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
- B41J2/355—Control circuits for heating-element selection
- B41J2/36—Print density control
Landscapes
- Fax Reproducing Arrangements (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はサーマルプリンタにおける均一な印字濃度の印
刷を得るための印字濃度制御装置は関するものでちる。
刷を得るための印字濃度制御装置は関するものでちる。
従来の技術
サーマルプリンタにおいてはサーマル素子の印字用抵抗
体に電流を流しそれに発生するジュール熱によって感熱
記録紙を発色させる感熱記録方式、または前記ジュール
熱によってインクリボンに塗布されている固形インクを
溶かして用紙に素子のパターンを転字させる熱転字方式
が採用されている。
体に電流を流しそれに発生するジュール熱によって感熱
記録紙を発色させる感熱記録方式、または前記ジュール
熱によってインクリボンに塗布されている固形インクを
溶かして用紙に素子のパターンを転字させる熱転字方式
が採用されている。
発明が解決しようとする問題点
この種の装置ば宿命的な問題すなわち、サーマル素子の
蓄熱、放熱に影響をあたえる室温及び動作条件によって
サーマル素子の印字用抵抗に発生するジーール熱が変動
し、これに一定の電流を流しても印字濃度が変化すると
いう問題がある。したがって、サーマル素子の熱容量は
出来るだけ小さく製作されるが、なお連続的シζ印字を
行う場合と断続的に印字を行う場合とでは、同じ大きさ
の電流を流したのでは、印字濃度が異なり、連続的に印
字する方が濃い印字が得られる。そこで、この種の装置
ではサーマル素子の印字履歴に応じて素子の抵抗体の通
電時間をいかに制御して一定濃度の印字を得るかは重要
な課題のひとつであった。
蓄熱、放熱に影響をあたえる室温及び動作条件によって
サーマル素子の印字用抵抗に発生するジーール熱が変動
し、これに一定の電流を流しても印字濃度が変化すると
いう問題がある。したがって、サーマル素子の熱容量は
出来るだけ小さく製作されるが、なお連続的シζ印字を
行う場合と断続的に印字を行う場合とでは、同じ大きさ
の電流を流したのでは、印字濃度が異なり、連続的に印
字する方が濃い印字が得られる。そこで、この種の装置
ではサーマル素子の印字履歴に応じて素子の抵抗体の通
電時間をいかに制御して一定濃度の印字を得るかは重要
な課題のひとつであった。
問題点を解決するだめの手段
本発明は、前回所定の電流が供給されることによって発
熱されたサーマル素子が再び今回、印字のために発熱さ
れる際、前回発熱されずに今回、新たに発熱されるサー
マル素子に対して上記所定の電流よりも大きい′転流を
供給することにより、終局的にはどのサーマル素子によ
る発熱も同量とし、その結果、印刷濃度を一定に保つこ
とを特徴とするものである。
熱されたサーマル素子が再び今回、印字のために発熱さ
れる際、前回発熱されずに今回、新たに発熱されるサー
マル素子に対して上記所定の電流よりも大きい′転流を
供給することにより、終局的にはどのサーマル素子によ
る発熱も同量とし、その結果、印刷濃度を一定に保つこ
とを特徴とするものである。
このために本発明では、画素と１対１に対応するピント
で表わされた印字用データがコンピュータ等の機器から
供給され、この印字用データの複数個のビットを１単位
として蓄積し、この蓄積された複数ビットを上記１単位
毎に一時に、並列に出力する第１レジスタと、この第１
レジスタから出力される並列複数ビットの各々と１対１
に対応し、所定の電流が供給されることによって発熱す
るサーマル素子と、第１レジスタの並列複数ビットの出
力を受け、印字すべき有意の印字ビットと対応するサー
マル素子にのみ所定の電流を供給するドライバ・アレイ
とを備え、上記サーマル素子の発熱によって感熱記録紙
にイメージパターンを印刷してなる形式のサーマルプリ
ンタておいて、第１レジスタから１単位の並列複数ピン
トが出力される毎に、順次これを保持するランチ・アレ
イと、第１レジスタが１単位の並列複数ビットを出力し
た後、これを受けて蓄積し、第１レジスタが新たな今回
の１単位の並列複数ビットを出力するとき、上記蓄積し
た前回の１単位の並列複数ビットを一時に出力する第２
レジスタと、この第２レジスタの出力とう、チ・アレイ
の出力とを比較することによって、第１レジスタから出
力される今回の１単位の並列複数ピッ）Ｋおける印字す
べき有意の印字ビットのうちで、前回の１単位の並列複
数ビット中の印字すべき無意の印字ビットと対応するビ
ットを検出し、上記ドライバ・アレイに対して上記印字
すべき有意の印字ビットのうちで上記検出ビットと対応
するビットには上記所定の電流：？：、適宜増分を加え
た電流を供給するよって制御する制御プレイとを設けて
なるものでちる。
で表わされた印字用データがコンピュータ等の機器から
供給され、この印字用データの複数個のビットを１単位
として蓄積し、この蓄積された複数ビットを上記１単位
毎に一時に、並列に出力する第１レジスタと、この第１
レジスタから出力される並列複数ビットの各々と１対１
に対応し、所定の電流が供給されることによって発熱す
るサーマル素子と、第１レジスタの並列複数ビットの出
力を受け、印字すべき有意の印字ビットと対応するサー
マル素子にのみ所定の電流を供給するドライバ・アレイ
とを備え、上記サーマル素子の発熱によって感熱記録紙
にイメージパターンを印刷してなる形式のサーマルプリ
ンタておいて、第１レジスタから１単位の並列複数ピン
トが出力される毎に、順次これを保持するランチ・アレ
イと、第１レジスタが１単位の並列複数ビットを出力し
た後、これを受けて蓄積し、第１レジスタが新たな今回
の１単位の並列複数ビットを出力するとき、上記蓄積し
た前回の１単位の並列複数ビットを一時に出力する第２
レジスタと、この第２レジスタの出力とう、チ・アレイ
の出力とを比較することによって、第１レジスタから出
力される今回の１単位の並列複数ピッ）Ｋおける印字す
べき有意の印字ビットのうちで、前回の１単位の並列複
数ビット中の印字すべき無意の印字ビットと対応するビ
ットを検出し、上記ドライバ・アレイに対して上記印字
すべき有意の印字ビットのうちで上記検出ビットと対応
するビットには上記所定の電流：？：、適宜増分を加え
た電流を供給するよって制御する制御プレイとを設けて
なるものでちる。
作用
第１および第２レジスタとランチ・アレイは、サーマル
素子の各々を個別にかつ一時に項乃するため０１単位の
並列複数ビットが１蛍位ごとに、前回と今回とを順次圧
絞可能とするよう（′Ｃ働さ、制御アレイとドライバ・
アレイは今回印字すべき有意の印字ビットのうちで、前
回印字すべき無意の印字ビットであったピントを割り出
し、今回印字すべき有意の印字ビットで上記サーマル素
子を塩１助する際、ｚすり出された無意の印字ビットの
み所定の電流よりも大きい電流を供給１−で、サーマル
素÷の発熱量が実質的に上記１単位ごと（て一定となる
よう：て制御する。
素子の各々を個別にかつ一時に項乃するため０１単位の
並列複数ビットが１蛍位ごとに、前回と今回とを順次圧
絞可能とするよう（′Ｃ働さ、制御アレイとドライバ・
アレイは今回印字すべき有意の印字ビットのうちで、前
回印字すべき無意の印字ビットであったピントを割り出
し、今回印字すべき有意の印字ビットで上記サーマル素
子を塩１助する際、ｚすり出された無意の印字ビットの
み所定の電流よりも大きい電流を供給１−で、サーマル
素÷の発熱量が実質的に上記１単位ごと（て一定となる
よう：て制御する。
実施例
第１図は本発明の一実施例印字濃度制御回路の回路図で
ある。第１図におい°て１は第１シフトレジスタ、２は
ドライバ・アレイ、３ ｔｄ ｙ 、チアレイ、４はワ
ンショット・マルチバイブレータ、５は１と同じ構成の
第２シフトレジスタ、６はナンドアレイ、７はオア・ア
レイ、８はインバータ、９は論理回路、１０はサーマル
素子である。
ある。第１図におい°て１は第１シフトレジスタ、２は
ドライバ・アレイ、３ ｔｄ ｙ 、チアレイ、４はワ
ンショット・マルチバイブレータ、５は１と同じ構成の
第２シフトレジスタ、６はナンドアレイ、７はオア・ア
レイ、８はインバータ、９は論理回路、１０はサーマル
素子である。
第１および第２シフトレジスタ１と５は内部に出力をオ
ン・オフするゲート回路を有する。
ン・オフするゲート回路を有する。
第１図の回路では、第１、第２シフトレジスタ、ラッチ
アレイ、ナンドアレイ、オアアレイ及びサーマル素子は
すべて８ピント構成としであるが、他のピット構成とし
ても同等支障ない。
アレイ、ナンドアレイ、オアアレイ及びサーマル素子は
すべて８ピント構成としであるが、他のピット構成とし
ても同等支障ない。
第１図において第１シフトレジスタ１の出力端子Ｑｌ−
Ｑｓはナンド・アレイ°６の各ピットユニットの一方の
入力端子に接続され、且つラッチアレイ３の入力端子Ｄ
Ｉ−Ｄ８に接続される。また第１シフトレジスタ１の放
出端子Ｑ９はインバータ８を経由して第２シフトレジス
タ５のデータ端子に接続される。
Ｑｓはナンド・アレイ°６の各ピットユニットの一方の
入力端子に接続され、且つラッチアレイ３の入力端子Ｄ
Ｉ−Ｄ８に接続される。また第１シフトレジスタ１の放
出端子Ｑ９はインバータ８を経由して第２シフトレジス
タ５のデータ端子に接続される。
ラッチアレイ３の出力端子Ｑ１−Ｑｓはオア・アレイ７
の各ビットユニットの一方の入力端子に接ａされｔた、
シフトレジスタ５の出力端子Ｑ１−Ｑ８は該オア・アレ
イ７の各ビットユニットの他方の入力、端子に接続され
る。オア・アレイ７の各ピニットニニットの出力端子は
ナンドアレイ６の各ビットユニットの他方の入力端子に
接続され、該ナンドアレイ６の各ビットユニットの出力
端子はドライバ・アレイ２の入力端子１ｌ−Ｉ８に接続
される。ドライバ・アレイ２の出力端子はサーマル素子
１０の各印字用抵抗体ＴＨＩ−ＴＨ８の入力端子に接続
される。ＴＨＩ−ＴＨｓの他方の端子は共通にＢ ｉｊ
ｉ ｆｐ、 ＶＨに接続される。
の各ビットユニットの一方の入力端子に接ａされｔた、
シフトレジスタ５の出力端子Ｑ１−Ｑ８は該オア・アレ
イ７の各ビットユニットの他方の入力、端子に接続され
る。オア・アレイ７の各ピニットニニットの出力端子は
ナンドアレイ６の各ビットユニットの他方の入力端子に
接続され、該ナンドアレイ６の各ビットユニットの出力
端子はドライバ・アレイ２の入力端子１ｌ−Ｉ８に接続
される。ドライバ・アレイ２の出力端子はサーマル素子
１０の各印字用抵抗体ＴＨＩ−ＴＨ８の入力端子に接続
される。ＴＨＩ−ＴＨｓの他方の端子は共通にＢ ｉｊ
ｉ ｆｐ、 ＶＨに接続される。
ワンショット・マルチパイプレーク４の出力端子は論理
回路９の一方の入力端子に接続され該論理回路９の出力
端子はシフトレジスタ５のＯＢ端子に接続される。
回路９の一方の入力端子に接続され該論理回路９の出力
端子はシフトレジスタ５のＯＢ端子に接続される。
而して印字用データのピット信号Ｓｄが、第１シフトレ
ジスタ１のデータ端子に印加され、クロック信号Ｓｋが
第１シフトレジスタ１と５のクロック端子に印加され印
字用トリガー信号Ｓｇが第１シフトレジスタ１のＯＥ端
子とラッチアレイ３のイネーブル端子と論理回路９の他
方の入力端子とフンショットマルチパイプレーク４のト
リガ端子に印加される。
ジスタ１のデータ端子に印加され、クロック信号Ｓｋが
第１シフトレジスタ１と５のクロック端子に印加され印
字用トリガー信号Ｓｇが第１シフトレジスタ１のＯＥ端
子とラッチアレイ３のイネーブル端子と論理回路９の他
方の入力端子とフンショットマルチパイプレーク４のト
リガ端子に印加される。
第２図、第３図及び第４図は第１図の各都電圧波形を示
す説明図である。
す説明図である。
第１も・よび第２シフトレジスタ１と５は、クロック信
号Ｓｋの立上りでデータ端子に入力されるピット信号Ｓ
ｄをラッチすると共にＱｉにラッチされていた信号をＱ
ｉ＋＋にシフトしくＩ＝ｔ−９）、Ｑ９ ゛から出力
する。
号Ｓｋの立上りでデータ端子に入力されるピット信号Ｓ
ｄをラッチすると共にＱｉにラッチされていた信号をＱ
ｉ＋＋にシフトしくＩ＝ｔ−９）、Ｑ９ ゛から出力
する。
第２図は上記の作用による第１および第２シフトレジス
タ１と５のＱｉにラッチされているピット信号をモデル
的に示したものである。
タ１と５のＱｉにラッチされているピット信号をモデル
的に示したものである。
第３図は印字用トリガ信号Ｓｇと論理回路９の出力信号
Ｓｇ′の時間的関係を示す説明図で、信号Ｓｇの立上り
によってワンショットマルチバイブレータ４がトリガさ
れ、その出力端子゛Ｔこ圧を正に反転する。論理回路９
は１個のアンド回路であってその一方の入力としてはＳ
ｇ （極性を反転した信号Ｓｇ）が、他方の入力として
はワンショットマルチバイブレータ４の出力端子電圧が
印加される。
Ｓｇ′の時間的関係を示す説明図で、信号Ｓｇの立上り
によってワンショットマルチバイブレータ４がトリガさ
れ、その出力端子゛Ｔこ圧を正に反転する。論理回路９
は１個のアンド回路であってその一方の入力としてはＳ
ｇ （極性を反転した信号Ｓｇ）が、他方の入力として
はワンショットマルチバイブレータ４の出力端子電圧が
印加される。
従って論理回路９は印字用トリガ信号Ｓｇが零に復帰し
く従って前記Ｓｇが正となり）、且つフンショットマル
チバイブレータ４の出力端子電圧が正に反転している期
間のみ正となる信号Ｓｇ′を送出する。
く従って前記Ｓｇが正となり）、且つフンショットマル
チバイブレータ４の出力端子電圧が正に反転している期
間のみ正となる信号Ｓｇ′を送出する。
第１図の回路は第１および第２シフトレジスタ１．５、
ラッチアレイ３、ナンドアレイ６、オアアレイ７、及び
サーマル素子１０を８ビツト構成としであるから印字用
トリガ信号Ｓｇは８クロツクごとに印加される。第２図
においては印字用トリガ信号Ｓｇは時点Ｔｇｏ ＋ Ｔ
ｇ＋ ＋・・・で印加されるものとしである。
ラッチアレイ３、ナンドアレイ６、オアアレイ７、及び
サーマル素子１０を８ビツト構成としであるから印字用
トリガ信号Ｓｇは８クロツクごとに印加される。第２図
においては印字用トリガ信号Ｓｇは時点Ｔｇｏ ＋ Ｔ
ｇ＋ ＋・・・で印加されるものとしである。
第４図は時点Ｔｇｏ、Ｔｇｌにおける各部のビットごと
の電圧波形を示す説明図である。
の電圧波形を示す説明図である。
第１図において印字用トリガ信号Ｓｇは第１シフトレジ
スタ１のＯＥ （アウトプット・イネープル）端子とう
、チアレイ３のＥＮＡＢＬＢ？＝３子に印加される。従
って第１７フトレジスタ１はＳｇによってラッチしてい
るビット信号をその出力端子（Ｑｌ−Ｑａ ）からす／
ドアレイロとラッチアレイ３に送出する。同時にラッチ
アレイ３はＳｇによってこの時のピット信号をう、チす
る。
スタ１のＯＥ （アウトプット・イネープル）端子とう
、チアレイ３のＥＮＡＢＬＢ？＝３子に印加される。従
って第１７フトレジスタ１はＳｇによってラッチしてい
るビット信号をその出力端子（Ｑｌ−Ｑａ ）からす／
ドアレイロとラッチアレイ３に送出する。同時にラッチ
アレイ３はＳｇによってこの時のピット信号をう、チす
る。
Ｓｇは瀉２７フトレジスタ５には印加されないからこの
時第２シフトレジスタ５の出力端子（Ｑｌ−Ｑｓ）の電
圧は外部回路によって定められ、第１図ではＶＣＣとな
る。オアアレイ７の各ビットユニットの一方の入力病子
は、第２・／ストレジスタ５の出力端子に接続されてい
るから、Ｓｇが印加されるとき、オアアレイ７の出力端
子の電圧は全ピットｖｃｃになる。。
時第２シフトレジスタ５の出力端子（Ｑｌ−Ｑｓ）の電
圧は外部回路によって定められ、第１図ではＶＣＣとな
る。オアアレイ７の各ビットユニットの一方の入力病子
は、第２・／ストレジスタ５の出力端子に接続されてい
るから、Ｓｇが印加されるとき、オアアレイ７の出力端
子の電圧は全ピットｖｃｃになる。。
ナンドアレイ６の各ピットユニットの一方の入力端子に
は第１シフトレジスタｌの出力信号が、他方の入力端子
にはオアアレイ７の出力端子゛電圧が印加されるから、
ナノドアレイロの出力端子電圧はＳｇが印加される時点
では第１シフトレジスタ１の出力信号の極性を反転した
ものとなる。ナンドアレイ６の出力端子′４圧はドライ
バアレイ２によって再び極性を反転されてサーマル素子
のど。
は第１シフトレジスタｌの出力信号が、他方の入力端子
にはオアアレイ７の出力端子゛電圧が印加されるから、
ナノドアレイロの出力端子電圧はＳｇが印加される時点
では第１シフトレジスタ１の出力信号の極性を反転した
ものとなる。ナンドアレイ６の出力端子′４圧はドライ
バアレイ２によって再び極性を反転されてサーマル素子
のど。
−トごとの抵抗体（ＴＨＩ−ＴＨ８）に印加される。
従ってアンドアレイロの出力端子で、論理ノ１イになワ
ているビットに対応してサーマル素子の抵抗体にＭＷが
流れ、印字が行なわれる。
ているビットに対応してサーマル素子の抵抗体にＭＷが
流れ、印字が行なわれる。
Ｓｇはワンショットマルチバイブレータ４を前述のよう
にトリガし、Ｓｇにつソいてトリガ信号３ ｇ／が第２
７フトレジスタ５のＯＥ端子に印加される。
にトリガし、Ｓｇにつソいてトリガ信号３ ｇ／が第２
７フトレジスタ５のＯＥ端子に印加される。
この時点ではＳｇは零に復帰するから第１シフトレジス
タ１の出力端子（Ｑｌ−Ｑａ）の電圧は外部回路によっ
て定められ第１図ではＶＣＣとなる。ラッチ・アレイ３
の出力はこのとき変化しない。また第２シフトレジスタ
５はこのときラッチしているピット信号をその出力端子
（Ｑｌ−Ｑａ）からオアアレイ７に送出する。オアアレ
イ７はビットごとにラフチアレイ３と第２シフトレジス
タ５の出力店子電圧のオアをとり、ナンドアレイ６の一
方の入力端子に供給する。ナンドアレイ６の第１シフト
レジスタ１の出力端子に接続されている入力端子はＶｃ
ｃ＃であるから、この時ナンドアレイ６の出力端子電圧
はオアアレイ７の出力端子電圧の極性を反転したものと
なり、論理ハイになるビットに対応してサーマル素子１
０の抵抗体ＴＨＩ〜ＴＨ８にはひきつソき電流が流れる
。
タ１の出力端子（Ｑｌ−Ｑａ）の電圧は外部回路によっ
て定められ第１図ではＶＣＣとなる。ラッチ・アレイ３
の出力はこのとき変化しない。また第２シフトレジスタ
５はこのときラッチしているピット信号をその出力端子
（Ｑｌ−Ｑａ）からオアアレイ７に送出する。オアアレ
イ７はビットごとにラフチアレイ３と第２シフトレジス
タ５の出力店子電圧のオアをとり、ナンドアレイ６の一
方の入力端子に供給する。ナンドアレイ６の第１シフト
レジスタ１の出力端子に接続されている入力端子はＶｃ
ｃ＃であるから、この時ナンドアレイ６の出力端子電圧
はオアアレイ７の出力端子電圧の極性を反転したものと
なり、論理ハイになるビットに対応してサーマル素子１
０の抵抗体ＴＨＩ〜ＴＨ８にはひきつソき電流が流れる
。
第４図の電圧波形は第２図に対応して描かれている。第
４図においてトリガＳｇ′によってサーマル素子１０の
抵抗体ＴＨＩ−Ｔｆ（３に電流がながれるビットは、ト
リガＳｇが印加されるときの斜線をほどこしたビットと
なっている。即ち時点ＴｇｔにおいてトリガＳｇ／によ
ってサーマル素子１０の抵抗体Ｔ Ｈ１〜Ｔ Ｈ８ｉＣ
“ｒ’ｉ流がながれるビットは、ＴｇｔのトリガＳｇに
よって電流がながれ、且つ時点Ｔｇ。
４図においてトリガＳｇ′によってサーマル素子１０の
抵抗体ＴＨＩ−Ｔｆ（３に電流がながれるビットは、ト
リガＳｇが印加されるときの斜線をほどこしたビットと
なっている。即ち時点ＴｇｔにおいてトリガＳｇ／によ
ってサーマル素子１０の抵抗体Ｔ Ｈ１〜Ｔ Ｈ８ｉＣ
“ｒ’ｉ流がながれるビットは、ＴｇｔのトリガＳｇに
よって電流がながれ、且つ時点Ｔｇ。
において電流がながれなかったビットである。Ｔｇ＋の
トリガＳｇによって電流がながれなかったビット及びＴ
ｇｏにおいて電流が流れだビットにはＴｇ＋のトリガＳ
ｇ′によっては電流は流れない。
トリガＳｇによって電流がながれなかったビット及びＴ
ｇｏにおいて電流が流れだビットにはＴｇ＋のトリガＳ
ｇ′によっては電流は流れない。
換言すると、１回の印字においてトリガＳｇ′によって
前回の印字において電流がながれなかったビットに対し
て追加電流が流れ、このビットに対応するサーマル素子
１０に発生するジュール熱を増大させて均一な濃度の印
字を行うように作用する。
前回の印字において電流がながれなかったビットに対し
て追加電流が流れ、このビットに対応するサーマル素子
１０に発生するジュール熱を増大させて均一な濃度の印
字を行うように作用する。
第１図の回路で、前述の機能を得るだめの回路素子とし
ては第１および第２シフトレジスタ１と５に対してはμ
ＰＤ４０９４、ラッチアレイ３に対しては７４ ＬＳ
３７３ 、ドライバアレイ２に対してはＬＢ １２５７
、ワンショットマルチバイブレータ４に対しては７４
ＬＳ１２３を使用すればよい。
ては第１および第２シフトレジスタ１と５に対してはμ
ＰＤ４０９４、ラッチアレイ３に対しては７４ ＬＳ
３７３ 、ドライバアレイ２に対してはＬＢ １２５７
、ワンショットマルチバイブレータ４に対しては７４
ＬＳ１２３を使用すればよい。
前述のトリガＳｇ′によってサーマル素子１０の抵抗体
ＴＨＩ〜ＴＨ８に流れる電流は、ワンショットマルチバ
イブレータの準安定期間によって定まるから、この準安
定期間をワンショットマルチバイブレータの第１図の回
路において、抵抗ＲとキャパシタＣによって構成される
回路の時定数によって調整し、前記トリガＳｇ′による
追加電流の量を調整して均一な濃度の印字が得られるよ
うにする。
ＴＨＩ〜ＴＨ８に流れる電流は、ワンショットマルチバ
イブレータの準安定期間によって定まるから、この準安
定期間をワンショットマルチバイブレータの第１図の回
路において、抵抗ＲとキャパシタＣによって構成される
回路の時定数によって調整し、前記トリガＳｇ′による
追加電流の量を調整して均一な濃度の印字が得られるよ
うにする。
第１図の回路においては起動時（で、全ピットに対して
電流が流れないダミーの印字データを８ピツ） Ｓｄと
して入力することによって、回路素子の初期状態をセッ
トする。一般にプリンタでは印字用データのバッファ・
メモリを持たせるから、起動時バックアメモリの先頭８
ピ、トをノ・イにしておき有効印字データはその次のど
、トから格納するようにすればよい。
電流が流れないダミーの印字データを８ピツ） Ｓｄと
して入力することによって、回路素子の初期状態をセッ
トする。一般にプリンタでは印字用データのバッファ・
メモリを持たせるから、起動時バックアメモリの先頭８
ピ、トをノ・イにしておき有効印字データはその次のど
、トから格納するようにすればよい。
第１図の回路においてナンドアレイ６の代りにアンドア
レイを使用し、ドライバアレイ２として非反転型のもの
を使用しても全く同一の機能が得られる。
レイを使用し、ドライバアレイ２として非反転型のもの
を使用しても全く同一の機能が得られる。
また第１図の回路の第１１第２シフトレジスタとして内
部にゲート回路を持たないものを使用するときは、シフ
トレジスタの出力端子とデータバスの間にゲート回路を
挿入し、トリガＳｇ及びＳｇ′によって追加挿入したゲ
ート回路を開閉すればよい。
部にゲート回路を持たないものを使用するときは、シフ
トレジスタの出力端子とデータバスの間にゲート回路を
挿入し、トリガＳｇ及びＳｇ′によって追加挿入したゲ
ート回路を開閉すればよい。
以上、説明したようにこの実施例では、ナンド・アレイ
６、オア・アレイ７、および論理回路９、ワンショット
マルチバイブレータ４によって制御アレイが構成される
。
６、オア・アレイ７、および論理回路９、ワンショット
マルチバイブレータ４によって制御アレイが構成される
。
発明の効果
前述のように本発明はサーマル素子の印字履歴に応じて
、印字電流量をビット単位で制御するから単に全体の印
刷物として印字濃度を均一化するのみならず、１文字の
内における印字濃度も均一化され高精細度の印字を行う
上に大きな効果がある。
、印字電流量をビット単位で制御するから単に全体の印
刷物として印字濃度を均一化するのみならず、１文字の
内における印字濃度も均一化され高精細度の印字を行う
上に大きな効果がある。
８ｇ１図は本発明の一実施例印字濃度制御回路の回路図
、第２図は第１図の各シフトレジスタの電圧波形図、第
３図はワンショットマルチバイブレータと論理回路の波
形図、第４図はデータの一例を示す説明図である。 ｌはｔδ１のレジスタ、２はドライバアレイ、３はラフ
チアレイ、４はワンショット・マルチパイプレーク、５
は第２のレジスタ、６はナンドアレイ、７はオアアレイ
、８はインバータ、９は論理回路、１０はサーマル素子
、４，６，７，８．９は制御アレイを構成する。 ７ｇｏ Ｔｇ＋第２図 第３図
、第２図は第１図の各シフトレジスタの電圧波形図、第
３図はワンショットマルチバイブレータと論理回路の波
形図、第４図はデータの一例を示す説明図である。 ｌはｔδ１のレジスタ、２はドライバアレイ、３はラフ
チアレイ、４はワンショット・マルチパイプレーク、５
は第２のレジスタ、６はナンドアレイ、７はオアアレイ
、８はインバータ、９は論理回路、１０はサーマル素子
、４，６，７，８．９は制御アレイを構成する。 ７ｇｏ Ｔｇ＋第２図 第３図
Claims (1)
- 【特許請求の範囲】 画素と１対１に対応するビットで表わされた印字用デー
タがコンピュータ等の機器から供給され、この印字用デ
ータの複数個のビットを１単位として蓄積し、この蓄積
された複数ビットを前記１単位毎に一時に、並列に出力
する第１のレジスタと、この第１レジスタから出力され
る並列複数ビットの各々と１対１に対応し、所定の電流
が供給されることによって発熱するサーマル素子と、前
記第１レジスタの並列複数ビットの出力を受け、印字す
べき有意の印字ビットと対応する前記サーマル素子にの
み前記所定の電流を供給するドライバ・アレイと、 前記第１レジスタから前記１単位の並列複数ビットが出
力される毎に、順次これを保持するラッチ・アレイと、 前記第１レジスタが前記１単位の並列複数ビットを出力
した後、これを受けて蓄積し、前記第１レジスタが新た
な今回の前記１単位の並列複数ビットを出力するとき、
前記蓄積した前回の１単位の並列複数ビットを一時に出
力する第２のレジスタと、 この第２レジスタの出力と前記ラッチ・アレイの出力と
を比較することによって、前記第１レジスタから出力さ
れる前記今回の１単位の並列複数ビットにおける印字す
べき有意の印字ビットのうちで、前記前回の１単位の並
列複数ビット中の印字すべき無意の印字ビットと対応す
るビットを検出し、 前記ドライバ・アレイに対して前記印字すべき有意の印
字ビットのうちで、前記検出ビットと対応するビットに
は前記所定の電流に適宜増分を加えた電流を供給するよ
うに制御する制御アレイとを備え、 前記サーマル素子の発熱によって感熱記録紙にイメージ
パターンの印刷を可能としたサーマルプリンタ印字濃度
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163804A JPS6223766A (ja) | 1985-07-24 | 1985-07-24 | サ−マルプリンタ印字濃度制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163804A JPS6223766A (ja) | 1985-07-24 | 1985-07-24 | サ−マルプリンタ印字濃度制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6223766A true JPS6223766A (ja) | 1987-01-31 |
Family
ID=15781019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60163804A Pending JPS6223766A (ja) | 1985-07-24 | 1985-07-24 | サ−マルプリンタ印字濃度制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6223766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4983989A (en) * | 1986-10-30 | 1991-01-08 | Nec Corporation | Printing control system for thermal printer |
-
1985
- 1985-07-24 JP JP60163804A patent/JPS6223766A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4983989A (en) * | 1986-10-30 | 1991-01-08 | Nec Corporation | Printing control system for thermal printer |
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