JPS62232133A - 半導体実装構造 - Google Patents

半導体実装構造

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JPS62232133A
JPS62232133A JP61074812A JP7481286A JPS62232133A JP S62232133 A JPS62232133 A JP S62232133A JP 61074812 A JP61074812 A JP 61074812A JP 7481286 A JP7481286 A JP 7481286A JP S62232133 A JPS62232133 A JP S62232133A
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JP
Japan
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bumps
semiconductor chip
semiconductor
circuit board
bump
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JP61074812A
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English (en)
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Kazuhiro Tsuchiya
和博 土屋
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ｍ＊Ｊ：υ利用分野〕 本狛明は、２個以Ｊ：Ｏ半導体を、それぞれ■バンプを
向い合せに、しかもバンプ位置を一致させて槓嗜したこ
とｆｅ特畝とする半導体装購造に関するものである。
〔従来０技術〕 従来は第２図Ｑ□□□）断面図、（ｂ）の如く（α）Ｑ
子面図に示すごとく半纏体チップ１，２を一個一個回路
基板３にワイヤボンディング又はフェースダウン方法で
ボンティングし、回路基板３上のパターン４とスルーホ
ール８を介して２＠以Ｊ：Ｏ半導体チップ間の配線を行
なってぃた。
〔発明が解決しようとする問題点〕
しかし前述の従来技術では、回路基板Ｊ：Ｑパターン配
Ｒ、半導体チッグＯダイアタッチスペース、ワイヤボン
ディングスペース等、子面サイズを広く必要とし、￥Ｆ
Ｖｃ多数の半導体チップを１つの回路基板に実装する場
合は、広い面積を必要とじ九、又、ワイヤボンディング
個所が多く、ワイヤボンディングの作純時間も長く、ワ
イヤボンディング金線式、広大な面積の複雑な回路基板
等による、コスト高Ｑ問題があり、高密度実装金すると
で、単位面積当り又はエパッケージ当りＯメモリ各階又
は機能が少なく、しかも耐光性、鮒湿准等の外的環境に
も弱かった。こＯように従来技術で高密度裏装をするに
は多数の問題点が有った。
そこで本発明はこＯような間私点′ｆ！：解決するもの
で、そ■目的り、＊位面積当りのメモリ容脳・又は機能
を従来０２倍以北有し、低コスト、高信頼性■半導体使
用＠器を提供するところにある。
〔間ｌ！Ｉを解決するため■手段〕
本発明Ｏ半導体装ｍａは、２個以上Ｑ半導体チップを、
一部又は全てのバンプが向ｖｈ合うように、バンプ位置
を一致させて積層したこと倉特敵とする。
〔実施列〕
第１図（α）　、　（６）　、　（ｃ）は本発明Ｏ実施
列を示す要部断面図で、６）ハワイヤボンデイング方式
と本発明の組み合せ構造、（ｂ）はフェースダウン方式
と本発明０組み合せ断面構造、（ｃ）はギヤングボンデ
ィングと本発明■断面構造、である、−１図傾は、本発
明Ｑ実施レリを示す（α）■モ面図であり、半導体チッ
プＡ、ｌのバンプＡ、５１ζ、半棉本チッグＢ。
２■バンブＢ　ｓ　５　’　ｂＸ％向ｉＱ会わせた時、
配線しよりとするバンプ５，５′が同じ位置にくるよう
に。
半導体チップｌと２０パンダ泣式倉あらかじめ設計して
おき、半畳体チッグＢ、２■バングは、回路基板３Ｃ）
パターン４とボンディングするバンプを、半導体チップ
Ａ、ｌと半導本チップＢ、２を向い合せに接合するバン
グ５゛と９０°位置の２辺に配置し、半導体チップＢ、
２０チッグサイズを半２４体チップＡ、ｌ■チップサイ
ズより大きくして、回路基板とボンディングするバンプ
が、半導体チップＡ、ｌと重ならないようにする１回路
俵板と０パターンとの接続にはワイヤボンディング方式
（第１図□α１）、フェースダウン方式（第１図ｂ）、
ギヤグボンデイング（第１図ｃ）ｙ）３万式がある。フ
ェースダウン方式７）場合は、回路基板と半導体チップ
Ａ、ＢＯ向き九％池０２方式と逆になる。
抗３図は１本殆明■実施列で、ギヤグポンデイングＯオ
ーバーハングしたパターンを介して２りＱ半導体チップ
のバンプの一部又は全部を＠＋Ｉ！１１゜た要部断面図
であるお 范４図は１本発明０夾施的で、３′ＭＯ半導体チップを
使い、２ＩＩＩ！ｉｌＯ半４体チップを回路基板にダイ
アタッチし、１個■半４体チップを前ｉｉｅ　Ｚ　ｆ固
■半２４本チップ■バングに向い合せて枦ｒ曽じたい部
所面図である。
以）：０列はいずれも、２個以上Ｏ半尋体チップを璽気
的接合する場合、従来は１個１個をボンディング又はパ
ッケージ化し、回路基板とで配線してβたが、その必要
が無くなっただけでなく単位面積当りの実装密度が大巾
に向上した。
〔発明Ｏ効果〕
Ｉ）、Ｊ：述べたように本発明によれば、回路基板への
実装Ｑ場会、半尋体チップ間の配線面積、ワイヤボンデ
ィング、フェースダウンボンディング。
ギヤグボンデイング等Ｑ面ｍｋ含めると約５倍Ｑ高密度
化が計れる。又パッケージ半４体ρ場会も亀Ｍパッケー
ジ半轡体で約１．８倍９周辺回路芙爬分金含めると約４
倍の高品度化が計れ、半導体側Ｍ　＠　２”；ｉ　Ｏ小
型軽量化が大巾に改良できる。又、従来０ロ路基板に）
ように、スルーホールや１両面パターン０設計も不要と
なり、ワイヤボンディングＶ）夫ｌ！作業費及び金線代
等も半減する為、コストダウン効果も［％めで大きい。
外部環境■半尋体チッグヘ■影響も、半導体チップ能動
面が半導体チップ同士でおおわれるためｉｔ元性が良く
なる。又、ＤＪ路基板上の配線が少なくなり、配線間距
離も零となる為耐湿性能も大巾に向とするといった効果
がある。
こＯように本発明の実用的効Ｍｋは匝めて大きい。
【図面の簡単な説明】
第１図似）　（ｂ）　（ｃ）は本発明Ｑ半尋体実装博造
の実施列を示す要部断面図。 ＃ｃ１図（ｄ）は本発明Ｑ半尋体実湊購潰Ｑ実施列を示
す要部乎面■。 ＃Ｌ２図（α）は従来０午碑体笑裟ｍ造Ｑ断面図。 処２図（ｂ）は従来υ半２４体夾装購造っ子面図。 ｍ３区１．第４図は本発明Ｑ千尋体夾榛ＦＫ造の応用１
５ｉＩＪを示す要部断面図である。 １・轡・＃−２Ｊ４体チップＡ ２・・・半専本チ・ンプＢ ３・・・回路基板 ４番・−パターン ５・・・パンツＡ ５’＊ａ＊バンプＢ ６・・・モールド材 ７・・・ボンデイングワイヤ （αン （ｂ） （す （ｄ） ２１　図 ｆＺＩＬ−ホール （α） （［）） 穿　２　回

Claims (1)

    【特許請求の範囲】
  1. ２個以上の半導体チップを、一部又は全てのバンプが向
    い合うように、バンプ位置を一致させて積層したことを
    特徴とする半導体実装構造。
JP61074812A 1986-04-01 1986-04-01 半導体実装構造 Pending JPS62232133A (ja)

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JP61074812A JPS62232133A (ja) 1986-04-01 1986-04-01 半導体実装構造

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JP61074812A JPS62232133A (ja) 1986-04-01 1986-04-01 半導体実装構造

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JPS62232133A true JPS62232133A (ja) 1987-10-12

Family

ID=13558096

Family Applications (1)

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JP61074812A Pending JPS62232133A (ja) 1986-04-01 1986-04-01 半導体実装構造

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801438A (en) * 1995-06-16 1998-09-01 Nec Corporation Semiconductor device mounting and multi-chip module
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JP2008187050A (ja) * 2007-01-30 2008-08-14 Toshiba Corp システムインパッケージ装置
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US8237289B2 (en) 2007-01-30 2012-08-07 Kabushiki Kaisha Toshiba System in package device

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