JPS6223023A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPS6223023A JPS6223023A JP60161207A JP16120785A JPS6223023A JP S6223023 A JPS6223023 A JP S6223023A JP 60161207 A JP60161207 A JP 60161207A JP 16120785 A JP16120785 A JP 16120785A JP S6223023 A JPS6223023 A JP S6223023A
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- pixel electrodes
- pixel
- liquid crystal
- gate line
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134345—Subdivided pixels, e.g. for grey scale or redundancy
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- Optics & Photonics (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明はアクティブマトリクス形液晶表示装置に関し、
詳しくは、階調表示を可能とするアクティブマトリクス
形液晶表示装置の表示品質の改良に関するものである。
詳しくは、階調表示を可能とするアクティブマトリクス
形液晶表示装置の表示品質の改良に関するものである。
（従来゛の技術）
第４図は従来のアクティブマトリクス形液晶表示装置に
おける画素回路の構成を示すもので、Ｓはソース線、Ｇ
はゲート線であり、１はスイッチングトランジスタ、２
は画素電極、３は直流電圧源Ｖｃに接続されている対向
電極、４は液晶である。
おける画素回路の構成を示すもので、Ｓはソース線、Ｇ
はゲート線であり、１はスイッチングトランジスタ、２
は画素電極、３は直流電圧源Ｖｃに接続されている対向
電極、４は液晶である。
このような構成において、ゲート線Ｇに電圧が印加され
スイッチングトランジスタ１がオンすると、ソース線Ｓ
を介して表示データが画素電極２に書込まれ、その後ス
イッチングトランジスタ１をオフすることにより、表示
データが保持され、所望の画像が表示される。
スイッチングトランジスタ１がオンすると、ソース線Ｓ
を介して表示データが画素電極２に書込まれ、その後ス
イッチングトランジスタ１をオフすることにより、表示
データが保持され、所望の画像が表示される。
ところで、第４図に示すような画素回路を有するアクテ
ィブマトリクス形液晶表示装置において、中間階調を表
示する方法として、例えば、特開昭５８−１２３５８７
で、画面を構成する単位画素をさらに細かいドツトに分
割し、その単位画素に含まれる点灯ドツトと非点灯ドツ
トの個数の比でコントラスト比を表現する方法が提案さ
れている。
ィブマトリクス形液晶表示装置において、中間階調を表
示する方法として、例えば、特開昭５８−１２３５８７
で、画面を構成する単位画素をさらに細かいドツトに分
割し、その単位画素に含まれる点灯ドツトと非点灯ドツ
トの個数の比でコントラスト比を表現する方法が提案さ
れている。
この方法は、中間階調をディジタル的に表示しているの
で、電圧−コントラスト特性が比較的急峻である液晶を
使用する場合には有効であるが、ドツト分割数が大きく
なればなるほど、１ドツト当りの占有面積が小さくなる
ので、表示装置の製造歩留りが低下し、コスト増を招く
。
で、電圧−コントラスト特性が比較的急峻である液晶を
使用する場合には有効であるが、ドツト分割数が大きく
なればなるほど、１ドツト当りの占有面積が小さくなる
ので、表示装置の製造歩留りが低下し、コスト増を招く
。
そのため、実用的な分割数としては、２×２の４分割、
または３×３の９分割程度に制限され、それに伴い中間
階調の数も制限される。
または３×３の９分割程度に制限され、それに伴い中間
階調の数も制限される。
そこで、中間階調の数をさらに増加するために、各ドツ
トの画素電極の面積に２進法によるウェートを付け、こ
の２進法によりウェート付けされた画素電極を有するド
ツトの点灯・非点灯を制御する方法が提案されている。
トの画素電極の面積に２進法によるウェートを付け、こ
の２進法によりウェート付けされた画素電極を有するド
ツトの点灯・非点灯を制御する方法が提案されている。
第５図は従来のウェート付けされた２×２個の画素電極
を有する画素回路構成図である。
を有する画素回路構成図である。
これは、１画素を４ドツトで構成した場合であり、Ｓ４
１””’Ｓ４１＊３はソース線、Ｃ，はゲート線。
１””’Ｓ４１＊３はソース線、Ｃ，はゲート線。
１１〜１４はスイッチングトランジスタ、２１〜２４は
画素電極である。
画素電極である。
画素電極２１へはソース線Ｓ４ｉを伝播した表示データ
がスイッチングトランジスタ１１を介して書込まれる。
がスイッチングトランジスタ１１を介して書込まれる。
画素電極２２〜２４へも、ソース線Ｓ＊ｉ＋１〜Ｓ４＋
＋３を伝播した表示データがスイッチングトランジスタ
１２〜１４を介してそれぞれ書込まれる。そして、各電
極に書込まれた表示データは点灯あるいは非点灯状態で
保持される。
＋３を伝播した表示データがスイッチングトランジスタ
１２〜１４を介してそれぞれ書込まれる。そして、各電
極に書込まれた表示データは点灯あるいは非点灯状態で
保持される。
ところで、各画素電極の面積は、画素電極２１を１とし
た時、画素電極２２が２、画素電極２３が４、画素電極
２４が８の関係になっている。
た時、画素電極２２が２、画素電極２３が４、画素電極
２４が８の関係になっている。
従って、これら４種類の画素電極に対応するドツトの点
灯・非点灯を制御することにより、１６の階調の表示が
可能となる。
灯・非点灯を制御することにより、１６の階調の表示が
可能となる。
ところが、この方法では、点灯しているドツト位置が表
示すべき中間階調のレベルによって大きく変化する。
示すべき中間階調のレベルによって大きく変化する。
例えば、画素電極２１，２２．２３の３電極が点灯の場
合と、画素電極２４のみが点灯の場合では、階調レベル
が接近しているにもかかわらず、点灯位置は大きく異な
る。従って、表示品質の大幅な劣化が生じる。
合と、画素電極２４のみが点灯の場合では、階調レベル
が接近しているにもかかわらず、点灯位置は大きく異な
る。従って、表示品質の大幅な劣化が生じる。
（発明の目的）
本発明の目的は、上記の従来の装置の欠点を除去し、中
間階調表示が可能な高品質液晶表示装置を提供すること
にある。
間階調表示が可能な高品質液晶表示装置を提供すること
にある。
（発明の構成）
本発明の液晶表示装置は、中間調レベルに対応して各画
素電極に表示データを書込んだ後に、上記画素電極間に
挿入したスイッチングトランジスタをオンして、上記画
素電極に蓄積されていた電荷を再配分することにより、
ディジタル量をアナログ量に変換して、中間階調表示を
行うことを特徴とする。
素電極に表示データを書込んだ後に、上記画素電極間に
挿入したスイッチングトランジスタをオンして、上記画
素電極に蓄積されていた電荷を再配分することにより、
ディジタル量をアナログ量に変換して、中間階調表示を
行うことを特徴とする。
以下、実施例により詳細に説明する。
（実施例）
（実施例１）
第１図は本発明におけるウェート付けされた２×２個の
画素電極を有する画素回路の一実施例の構成を示す図で
ある。
画素電極を有する画素回路の一実施例の構成を示す図で
ある。
ここでは、第５図と同等部分には同一符号を付した。
１５及び１６はスイッチングトランジスタである。
スイッチングトランジスタ１５のソース及びドレインは
画素電極２１と２３に接続され、スイッチングトランジ
スタ１６のソース及びドレインは画素電極２２と２４に
接続されている。
画素電極２１と２３に接続され、スイッチングトランジ
スタ１６のソース及びドレインは画素電極２２と２４に
接続されている。
スイッチングトランジスタ１５及び１６のゲートは共に
ゲート線Ｇｊ＋１に接続されている。
ゲート線Ｇｊ＋１に接続されている。
なお、画素電極２１〜２４の面積比率は第５図と同様に
１：２：４：８であるとした。
１：２：４：８であるとした。
このような構成において、ゲート線ＧＪが選択されてス
イッチングトランジスタ１１〜１４がオンになると、ソ
ース線Ｓ４．〜Ｓ４１．３を伝播した表示データが各画
素電極２１〜２４に書込まれる。
イッチングトランジスタ１１〜１４がオンになると、ソ
ース線Ｓ４．〜Ｓ４１．３を伝播した表示データが各画
素電極２１〜２４に書込まれる。
例えば、画素電極２１と２４が点灯（電位レベル：ＶＨ
）に、画素電極２２と２３が非点灯（電位レベル：Ｖｔ
、）になるように各画素電極に書込みが行われたと仮定
する。
）に、画素電極２２と２３が非点灯（電位レベル：Ｖｔ
、）になるように各画素電極に書込みが行われたと仮定
する。
このような状態でゲート線Ｇｊが非選択となり、次にゲ
ート線Ｇｊ＋ｔが選択されて電圧が印加されると、スイ
ッチングトランジスタ１５及び１６がオンする。その結
果、各画素電極に蓄積されていた電荷は再配分されて、
画素電極の電位レベルは以下のようになる。
ート線Ｇｊ＋ｔが選択されて電圧が印加されると、スイ
ッチングトランジスタ１５及び１６がオンする。その結
果、各画素電極に蓄積されていた電荷は再配分されて、
画素電極の電位レベルは以下のようになる。
従って、第２図に示すような液晶表示素子の電圧−コン
トラスト比特性において、上記電位レベルに応じたコン
トラストが得られる。
トラスト比特性において、上記電位レベルに応じたコン
トラストが得られる。
即ち１画素電極２１及び２３は比較的低いコントラスト
になり、画素電極２２及び２４は比較的高いコントラス
トになり、全体でその中間のコントラストとなる。
になり、画素電極２２及び２４は比較的高いコントラス
トになり、全体でその中間のコントラストとなる。
（実施例２）
第３図は本発明におけるウェート付けされた２×２個の
画素電極を有する画素回路の他の実施例の構成を示す図
であり、第１図と同等部分には同一符号を付した。
画素電極を有する画素回路の他の実施例の構成を示す図
であり、第１図と同等部分には同一符号を付した。
第３図では画素電極２１〜２４はスイッチングトランジ
スタ１５〜１８を介して相互に接続されている。
スタ１５〜１８を介して相互に接続されている。
なお、スイッチングトランジスタ１５〜１８の中で何れ
か１個は省略可能である。
か１個は省略可能である。
このような構成において、第１図と同様にゲート線Ｇｊ
が選択されると、表示データが各画素電極２１〜２４に
書込まれる。
が選択されると、表示データが各画素電極２１〜２４に
書込まれる。
その後、ゲート線Ｇ１＋、が選択されると、スイッチン
グトランジスタ１５〜１８が全てオンし、その結果、各
画素電極に蓄積されていた電荷は再配分される。
グトランジスタ１５〜１８が全てオンし、その結果、各
画素電極に蓄積されていた電荷は再配分される。
例えば、画素電極２１と２４が点灯（電位レベル：Ｖ、
）画素電極２２と２３が非点灯（電位レベル：ＶＬ）に
なるように各画素電極に書込みが行われていたと仮定す
ると、電荷再配分後の最終電位レベルは以下のようにな
る。
）画素電極２２と２３が非点灯（電位レベル：ＶＬ）に
なるように各画素電極に書込みが行われていたと仮定す
ると、電荷再配分後の最終電位レベルは以下のようにな
る。
即ち１点灯ドツトと非点灯ドツトの面積割合が画素電極
の電位レベルに変換され、第２図で示した液晶表示素子
の電圧−コントラスト比特性に応じて中間階調が表示さ
れる。
の電位レベルに変換され、第２図で示した液晶表示素子
の電圧−コントラスト比特性に応じて中間階調が表示さ
れる。
特に第３図の構成例ではｖＬからＶ、までの１６段階の
電位レベルを設定することが可能である。
電位レベルを設定することが可能である。
なお、第１図の実施例では、画素電極を２個ずつ組にし
て、中間電位レベルになった画素電極の複数の組で中間
階調表示を行っており、言わば、アナログ表示とディジ
タル表示の混在した表示方法である。
て、中間電位レベルになった画素電極の複数の組で中間
階調表示を行っており、言わば、アナログ表示とディジ
タル表示の混在した表示方法である。
一方、第３図の実施例では、全ての画素電極は同一電位
レベルとなり、アナログ表示による中間階調表示である
。
レベルとなり、アナログ表示による中間階調表示である
。
どちらの構成を採用するかは、使用する液晶表示素子の
電圧−コントラスト比特性を勘案して、表示品質の優れ
た構成を採用すれば良い。
電圧−コントラスト比特性を勘案して、表示品質の優れ
た構成を採用すれば良い。
例えば、液晶表示素子の電圧−コントラスト比特性が比
較的急峻な場合には、アナログ表示とディジタル表示の
混在した第１図の構成が適する。
較的急峻な場合には、アナログ表示とディジタル表示の
混在した第１図の構成が適する。
（発明の効果）
以上説明したように、本発明では点灯ドツトと非点灯ド
ツトの画素電極の面積比をもとに画素電極の電位レベル
を設定していることにより、ソース線駆動回路内でアナ
ログ量を取り扱う必要がないので、ソース線駆動回路の
構成が簡単になる。
ツトの画素電極の面積比をもとに画素電極の電位レベル
を設定していることにより、ソース線駆動回路内でアナ
ログ量を取り扱う必要がないので、ソース線駆動回路の
構成が簡単になる。
また、従来の点灯・非点灯ドツトを制御してディジタル
的に中間階調表示を行う場合と比較して、点灯位置のず
れを小さくできるので高品質の画像表示が得られる。
的に中間階調表示を行う場合と比較して、点灯位置のず
れを小さくできるので高品質の画像表示が得られる。
なお、本実施例では画素電極の面積に２進法によるウエ
ートを付けた場合について説明したが、画素電極面積を
任意に設定することが可能である。
ートを付けた場合について説明したが、画素電極面積を
任意に設定することが可能である。
また、本実施例では、画素電極間に配置したスイッチン
グトランジスタのゲートを隣接するすぐ下の画素回路の
ゲート線に接続しているが、例えば、ｋ個（ｋ≧２）下
の画素回路用のゲート線に接続してもよく、同様の効果
が得られる。
グトランジスタのゲートを隣接するすぐ下の画素回路の
ゲート線に接続しているが、例えば、ｋ個（ｋ≧２）下
の画素回路用のゲート線に接続してもよく、同様の効果
が得られる。
第１図は本発明におけるウェート付けされた２×２個の
画素電極を有する画素回路の一実施例の構成を示す図、
第２図は液晶表示素子の電圧−コントラスト比特性図、
第３図は本発明におけるつエート付けされた２×２個の
画素電極を有する画素回路の他の実施例の構成を示す図
、第４図は従来のアクティブマトリクス形液晶表示装置
における画素回路の構成を示す図、第５図は従来のウェ
ート付けされた２Ｘ２個の画素電極を有する画素回路構
成図である。 １．１１Ｎ１８・・・スイッチングトランジスタ、２．
２１〜２４・・・画素電極、３・・・対向電極。 ４は液晶、 Ｓ ｓｓ＊＋−３４ｔ＋ａ ・・・ソース線、ＧｔＧｊ
＋Ｇｊや、・・・ゲート線。 特許出願人 日本電信電話株式会社 第１図 １１〜１６・・・ スイッチングトランジスフ電 た 第３図
画素電極を有する画素回路の一実施例の構成を示す図、
第２図は液晶表示素子の電圧−コントラスト比特性図、
第３図は本発明におけるつエート付けされた２×２個の
画素電極を有する画素回路の他の実施例の構成を示す図
、第４図は従来のアクティブマトリクス形液晶表示装置
における画素回路の構成を示す図、第５図は従来のウェ
ート付けされた２Ｘ２個の画素電極を有する画素回路構
成図である。 １．１１Ｎ１８・・・スイッチングトランジスタ、２．
２１〜２４・・・画素電極、３・・・対向電極。 ４は液晶、 Ｓ ｓｓ＊＋−３４ｔ＋ａ ・・・ソース線、ＧｔＧｊ
＋Ｇｊや、・・・ゲート線。 特許出願人 日本電信電話株式会社 第１図 １１〜１６・・・ スイッチングトランジスフ電 た 第３図
Claims (1)
- 【特許請求の範囲】 異なる面積を有する複数の画素電極により１画素を構成
する液晶表示装置において、 前記複数の画素電極の中で少なくとも２個以上の画素電
極を組として、その組内の画素電極をスイッチングトラ
ンジスタを介して接続し、 前記画素電極の中で少なくとも１個以上の画素電極に表
示データとして電荷を書込んだ後に、前記スイッチング
トランジスタをオンして、上記画素電極に蓄積されてい
た電荷を組内の画素電極に再配分することにより、階調
表示を行うことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161207A JPS6223023A (ja) | 1985-07-23 | 1985-07-23 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161207A JPS6223023A (ja) | 1985-07-23 | 1985-07-23 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6223023A true JPS6223023A (ja) | 1987-01-31 |
Family
ID=15730632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60161207A Pending JPS6223023A (ja) | 1985-07-23 | 1985-07-23 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6223023A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5253091A (en) * | 1990-07-09 | 1993-10-12 | International Business Machines Corporation | Liquid crystal display having reduced flicker |
| JP2002328356A (ja) * | 2001-04-27 | 2002-11-15 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
| JP2009053706A (ja) * | 2008-10-02 | 2009-03-12 | Epson Imaging Devices Corp | 電気光学装置及び電子機器 |
-
1985
- 1985-07-23 JP JP60161207A patent/JPS6223023A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5253091A (en) * | 1990-07-09 | 1993-10-12 | International Business Machines Corporation | Liquid crystal display having reduced flicker |
| JP2002328356A (ja) * | 2001-04-27 | 2002-11-15 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
| JP2009053706A (ja) * | 2008-10-02 | 2009-03-12 | Epson Imaging Devices Corp | 電気光学装置及び電子機器 |
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