JPS62222712A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS62222712A JPS62222712A JP61066268A JP6626886A JPS62222712A JP S62222712 A JPS62222712 A JP S62222712A JP 61066268 A JP61066268 A JP 61066268A JP 6626886 A JP6626886 A JP 6626886A JP S62222712 A JPS62222712 A JP S62222712A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- collector
- transistors
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000295 complement effect Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 3
- 230000001939 inductive effect Effects 0.000 abstract description 3
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 102100039435 C-X-C motif chemokine 17 Human genes 0.000 description 1
- 101000889048 Homo sapiens C-X-C motif chemokine 17 Proteins 0.000 description 1
- 101100195396 Human cytomegalovirus (strain Merlin) RL11 gene Proteins 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/289—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable of the master-slave type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は，たとえばＣＡＴＶ（有線テレビ）チューナ用
分局器（グリスケーラ）のような高周波分周回路などに
用いられる集積回路化されたＥＣＬ（エミッタ結合論理
）型のフリップフロップ回路に関する。
分局器（グリスケーラ）のような高周波分周回路などに
用いられる集積回路化されたＥＣＬ（エミッタ結合論理
）型のフリップフロップ回路に関する。
（従来の技術）
この種のＥＣＬ，型７リップフロップ回路（以下Ｆ Ｆ
ｌ路と略称する）は、たとえば第５図に示すようにマス
ターＦＦ回路Ｍ − Ｆ Ｆ トスｖ −プＦＦ回路８
−ＦＦとの組み合わせによってＥＣＬ型分周分周回路成
する場合などに使用されている。なお、第５図において
ｓ Ｑ Ｉ”” Ｑ Ｂはトランジスタ、Ｒｇｌ ＋
Ｒｇｔ ＋ Ｒ．１、 Ｉ Ｒｔ，２は抵抗，１お
よび２はクロック入力端、３は定電流源、４および５は
分ホ出力端である。
ｌ路と略称する）は、たとえば第５図に示すようにマス
ターＦＦ回路Ｍ − Ｆ Ｆ トスｖ −プＦＦ回路８
−ＦＦとの組み合わせによってＥＣＬ型分周分周回路成
する場合などに使用されている。なお、第５図において
ｓ Ｑ Ｉ”” Ｑ Ｂはトランジスタ、Ｒｇｌ ＋
Ｒｇｔ ＋ Ｒ．１、 Ｉ Ｒｔ，２は抵抗，１お
よび２はクロック入力端、３は定電流源、４および５は
分ホ出力端である。
しかし、上記従来のＥＣＬ型分周分周回路トランジスタ
Ｑ．，Ｑ．のコレクタ相互接続と接地端との間に存在す
る浮遊容量（図示せず）や、トランジスタＱ．，Ｑ．の
コレクタ相互接続点と接地端との間に存在する浮遊容量
（図示せず）のために、使用トランジスタの能力（主に
遮断周波数ｆＴ）を十分に発揮させることが難しく、最
大動作周波数が必らずしも十分ではない。この最大動作
周波数を向上させるには、プロセス技術を改良してトラ
ンジスタのｆｒを上げることによシ可能でるるか，回路
技術の面でも工夫が必要とされている。
Ｑ．，Ｑ．のコレクタ相互接続と接地端との間に存在す
る浮遊容量（図示せず）や、トランジスタＱ．，Ｑ．の
コレクタ相互接続点と接地端との間に存在する浮遊容量
（図示せず）のために、使用トランジスタの能力（主に
遮断周波数ｆＴ）を十分に発揮させることが難しく、最
大動作周波数が必らずしも十分ではない。この最大動作
周波数を向上させるには、プロセス技術を改良してトラ
ンジスタのｆｒを上げることによシ可能でるるか，回路
技術の面でも工夫が必要とされている。
（発明が解決しようとする問題点）
本発明は上記したように回路技術の面で最大動作周波数
を向上させたという要望に鑑みてなされたものであシ、
従来と同様のプロセス技術のままで回路技術によシ最犬
動作周波数を向上し得るエミッタ結合論理型のフリップ
フロップ回路を提供することを目的とする。
を向上させたという要望に鑑みてなされたものであシ、
従来と同様のプロセス技術のままで回路技術によシ最犬
動作周波数を向上し得るエミッタ結合論理型のフリップ
フロップ回路を提供することを目的とする。
（問題点を解決するための手段）
本発明は、バイポーラトランジスタを使用し、相補的な
クロック人力Ｔ，Ｔによってデータ読み込み用の差動対
トランジスタとデータ保持用の差動対トランジスタとを
交互に動作可能状態に制御して、相補的なデータ人力Ｄ
，Ｄの読み込み，保持を行なう集積回路化されたＥＣＬ
型のＦＦ回路において，上記差動対トランジスタの負荷
として、抵抗およびピーキング回路を直列に接続してな
ることを特徴とするものである。
クロック人力Ｔ，Ｔによってデータ読み込み用の差動対
トランジスタとデータ保持用の差動対トランジスタとを
交互に動作可能状態に制御して、相補的なデータ人力Ｄ
，Ｄの読み込み，保持を行なう集積回路化されたＥＣＬ
型のＦＦ回路において，上記差動対トランジスタの負荷
として、抵抗およびピーキング回路を直列に接続してな
ることを特徴とするものである。
（作用）
ピーキング回路として所定の高周波頭載で誘導性インピ
ーダンスを持たせておくことによって、前記差動対トラ
ンジスタのコレクタ側Ｋ 存在する浮遊容量の影響が減
殺されるようになシ、使用トランジスタの特性が十分に
発揮され、ＦＦ回路の最大動作周波数が改善される。こ
の場合、ピーキング回路は他の回路部分に使用されてい
るのと同様のトランジスタおよび抵抗によシ実現可能・
であるので、プロセス技術の改良を伴なわずに回路技術
的に改善を図ることが可能になる。
ーダンスを持たせておくことによって、前記差動対トラ
ンジスタのコレクタ側Ｋ 存在する浮遊容量の影響が減
殺されるようになシ、使用トランジスタの特性が十分に
発揮され、ＦＦ回路の最大動作周波数が改善される。こ
の場合、ピーキング回路は他の回路部分に使用されてい
るのと同様のトランジスタおよび抵抗によシ実現可能・
であるので、プロセス技術の改良を伴なわずに回路技術
的に改善を図ることが可能になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示す年債回路化されたｇ Ｃ Ｌ型のＦＩＩ１
回路において、Ｑ，〜Ｑ，はそれそれＮＰＮ形トランジ
スタ、Ｒｇ， 、 Ｒｇ２ 、 ＲＬ， 、 ＲＬ
２。
回路において、Ｑ，〜Ｑ，はそれそれＮＰＮ形トランジ
スタ、Ｒｇ， 、 Ｒｇ２ 、 ＲＬ， 、 ＲＬ
２。
Ｒｃ， 、 Ｒｃ， 、 ＩＬａ， 、 ＲＢ２’
Ｉｔｓそれそれ抵抗、１（佳クロツク（葡入力端、２は
反転クロｙり（Ｔ）入力端、３は定電流源、６はデータ
（均入力端、７は反転データ（ト）入力端、８はデータ
（Ｑ出力端、９は反転データ（Ｑ出力端であり、これら
は次のように接続されている。即ち、トランジスタＱｓ
、Ｑ−は差動対をなしており、各ベースが対応してＴ、
Ｔ入力端２，１に接続され、そのエミッタ共通接続点と
低電位側のＶｒＣＥ電源端（通常は接地端）との間に定
電流源３が接続されている、トランジスタＱ１、Ｑ、は
、コレクタ相互が接続さ７′Ｌ、各エミッタは対応して
上記差動対トランジスタＱ１、Ｑ、の各コレクタに接続
されている。同様に、トランジスタＱ１、Ｑ。
Ｉｔｓそれそれ抵抗、１（佳クロツク（葡入力端、２は
反転クロｙり（Ｔ）入力端、３は定電流源、６はデータ
（均入力端、７は反転データ（ト）入力端、８はデータ
（Ｑ出力端、９は反転データ（Ｑ出力端であり、これら
は次のように接続されている。即ち、トランジスタＱｓ
、Ｑ−は差動対をなしており、各ベースが対応してＴ、
Ｔ入力端２，１に接続され、そのエミッタ共通接続点と
低電位側のＶｒＣＥ電源端（通常は接地端）との間に定
電流源３が接続されている、トランジスタＱ１、Ｑ、は
、コレクタ相互が接続さ７′Ｌ、各エミッタは対応して
上記差動対トランジスタＱ１、Ｑ、の各コレクタに接続
されている。同様に、トランジスタＱ１、Ｑ。
は、コレクタ相互が接続され、各エミッタに対応して前
記差動対トランジスタＱ１、Ｑ、の各コレクタに接続さ
れている。換言すれば、トランジスタＱｓ、Ｑｓは差動
対をなしておシ、トランジスタＱ１、Ｑ、は差動対をな
している。
記差動対トランジスタＱ１、Ｑ、の各コレクタに接続さ
れている。換言すれば、トランジスタＱｓ、Ｑｓは差動
対をなしておシ、トランジスタＱ１、Ｑ、は差動対をな
している。
そして、上記差動対トランジスタＱ８．ＱＩｌの各ベー
スは対応してデータ入力端７，６に接続されておシ、差
動対トランジスタＱ１、Ｑ、の谷ベースは対応してデー
タ出力端９，８になると共に抵抗Ｒｇｌ＋ＲＥｍを介し
てＶＩＥｇ電源端に接続されている。さらに、トランジ
スタＱ？＋Ｑ、は、コレクタ相互が共通接続されて高電
位側のＶｃｃｔ源端に接続されており、各ベースが対応
して前記トランジスタＱ１、Ｑ４のコレクタ相互接続点
Ｎ、および前記トランジスタＱ、。
スは対応してデータ入力端７，６に接続されておシ、差
動対トランジスタＱ１、Ｑ、の谷ベースは対応してデー
タ出力端９，８になると共に抵抗Ｒｇｌ＋ＲＥｍを介し
てＶＩＥｇ電源端に接続されている。さらに、トランジ
スタＱ？＋Ｑ、は、コレクタ相互が共通接続されて高電
位側のＶｃｃｔ源端に接続されており、各ベースが対応
して前記トランジスタＱ１、Ｑ４のコレクタ相互接続点
Ｎ、および前記トランジスタＱ、。
Ｑ６のコレクタ相互接続点Ｎ２に接続され、各エミッタ
が対応して前記トランジスタＱ６．Ｑ４の各ベースに接
続されている。そして、上記コレクタ相互接続点Ｎ１と
ＶＯＣ電源端との間に、負荷用の抵抗ＲＬ１、ｈランジ
スタＱ、のエミッタ・コレクタ間およびこのトランジス
タＱ、のコレクタ負荷用の抵抗１（０，が直列に接続さ
れておシ、上記トランジスタＱ、のベースとＶＣＣ１源
端との間にベース電流制限用の抵抗ＲＢ。
が対応して前記トランジスタＱ６．Ｑ４の各ベースに接
続されている。そして、上記コレクタ相互接続点Ｎ１と
ＶＯＣ電源端との間に、負荷用の抵抗ＲＬ１、ｈランジ
スタＱ、のエミッタ・コレクタ間およびこのトランジス
タＱ、のコレクタ負荷用の抵抗１（０，が直列に接続さ
れておシ、上記トランジスタＱ、のベースとＶＣＣ１源
端との間にベース電流制限用の抵抗ＲＢ。
が接続されている。同様に、前記コレクタ相互接続点Ｎ
、とＶＣＣ電源端との間に、負荷用の抵抗ＲＬ１、トラ
ンジスタＱ１゜のエミッタ・コレクタ間およびこのトラ
ンジスタＱ、。のコレクタ負荷用の抵抗１りｃ、が直列
に接続されておシ、上記トランジスタＱＩｏのベースと
ＶＣＯ奄源端との間にベース電流制限用の抵抗ＲＢ、が
接続されている。
、とＶＣＣ電源端との間に、負荷用の抵抗ＲＬ１、トラ
ンジスタＱ１゜のエミッタ・コレクタ間およびこのトラ
ンジスタＱ、。のコレクタ負荷用の抵抗１りｃ、が直列
に接続されておシ、上記トランジスタＱＩｏのベースと
ＶＣＯ奄源端との間にベース電流制限用の抵抗ＲＢ、が
接続されている。
上記構成のＦＦ回路において、データ入力端７．６のデ
ータ入力り、Ｄが各対応してたとえば１０″、″１″レ
ベルの状態におけるリード動作およびホールド動作につ
いて第２図を参照して説明する。先ず、クロック入力Ｔ
、Ｔが各対応して”１”、０”になると、差動対トラン
ジスタＱ１．ＱｔＴＩｉ各対応してオン、オフ状態にな
り、差動対トランジスタＱ１、Ｑ、は動作可能状態にな
シ、差動対トランジスタＱ ４＋Ｑ６は動作不能状態に
なる。この場合、データ人力り、Ｄが０・”、′１′で
あるので、差動対トランジスタＱ１、Ｑ、は各対応して
オフ。
ータ入力り、Ｄが各対応してたとえば１０″、″１″レ
ベルの状態におけるリード動作およびホールド動作につ
いて第２図を参照して説明する。先ず、クロック入力Ｔ
、Ｔが各対応して”１”、０”になると、差動対トラン
ジスタＱ１．ＱｔＴＩｉ各対応してオン、オフ状態にな
り、差動対トランジスタＱ１、Ｑ、は動作可能状態にな
シ、差動対トランジスタＱ ４＋Ｑ６は動作不能状態に
なる。この場合、データ人力り、Ｄが０・”、′１′で
あるので、差動対トランジスタＱ１、Ｑ、は各対応して
オフ。
オン状態になり、コレクタ相互接続点Ｎ１．Ｎ。
に各対応してデータＤ、１）が読み込まれることになる
。次に、クロック入力Ｔ、Ｔが反転して各対応して０”
、１″になると、差動対トランジスタＱ＋ 、Ｑ、ｕ各
対応してオフ、オン状態になり、差動対トランジスタＱ
ｓ、Ｑ−は動作不能状態になシ、差動対トランジスタＱ
４１Ｑ６は動作可能状態になシ、前記コレクタ相互接続
点Ｎ１、Ｎ、の読み込みデータＤ、ＤがトランジスタＱ
１、Ｑ、および差動対トランジスタＱ４．Ｑ、によシ保
持されるようになる。即ち、上記読み込みデータＤ、Ｄ
によりトランジスタＱ１、Ｑ、が各対応してオン、オフ
状態になシ、差動対トランジスタＱ１、Ｑ、が各対応し
てオフ、オン状態にな９、データ出力端８゜９に各対応
して１″、″′Ｏ”レベルが現われる。
。次に、クロック入力Ｔ、Ｔが反転して各対応して０”
、１″になると、差動対トランジスタＱ＋ 、Ｑ、ｕ各
対応してオフ、オン状態になり、差動対トランジスタＱ
ｓ、Ｑ−は動作不能状態になシ、差動対トランジスタＱ
４１Ｑ６は動作可能状態になシ、前記コレクタ相互接続
点Ｎ１、Ｎ、の読み込みデータＤ、ＤがトランジスタＱ
１、Ｑ、および差動対トランジスタＱ４．Ｑ、によシ保
持されるようになる。即ち、上記読み込みデータＤ、Ｄ
によりトランジスタＱ１、Ｑ、が各対応してオン、オフ
状態になシ、差動対トランジスタＱ１、Ｑ、が各対応し
てオフ、オン状態にな９、データ出力端８゜９に各対応
して１″、″′Ｏ”レベルが現われる。
上記ＦＦ回路において、負荷用のトランジスタＱ０、抵
抗Ｒｏ１、ＲＢ、は、所定の高周波領域において上記ト
ランジスタＱ９のエミッタ側を見たインピーダンスが誘
導性を示すり所謂ピーキング特性を有するピーキング回
路１０５形成している。同様に、負荷用のトランジスタ
Ｑｌｏ、抵抗Ｒａｇ 、 ＲＢ、もピーキング回路１１
を形成している。これによって、前記コレクタ相互接続
点Ｎ１ 、Ｎ、と接地端との間に存在する浮遊容量（図
示せず）による影響が減殺される。
抗Ｒｏ１、ＲＢ、は、所定の高周波領域において上記ト
ランジスタＱ９のエミッタ側を見たインピーダンスが誘
導性を示すり所謂ピーキング特性を有するピーキング回
路１０５形成している。同様に、負荷用のトランジスタ
Ｑｌｏ、抵抗Ｒａｇ 、 ＲＢ、もピーキング回路１１
を形成している。これによって、前記コレクタ相互接続
点Ｎ１ 、Ｎ、と接地端との間に存在する浮遊容量（図
示せず）による影響が減殺される。
したがって、上記ＦＦ回路は周波数特性が改善され、最
大動作周波数の目安となる自走発振周波数が大幅に改善
された。因みに、１ＭＨｚを超えるクロック入力に対し
ても安定に動作することが可能になった。
大動作周波数の目安となる自走発振周波数が大幅に改善
された。因みに、１ＭＨｚを超えるクロック入力に対し
ても安定に動作することが可能になった。
なお、ピーキング回路１０．１１において、コレクタ負
荷用の抵抗Ｒｃ、 、 Ｒｅ、は省略してもよい。また
、上記ＦＦ回路における使用トランジスタをＮＰＮ形か
らＰＮＰ形に変更すると共に電源電位の高低関係を逆に
するように変更してもよい。
荷用の抵抗Ｒｃ、 、 Ｒｅ、は省略してもよい。また
、上記ＦＦ回路における使用トランジスタをＮＰＮ形か
らＰＮＰ形に変更すると共に電源電位の高低関係を逆に
するように変更してもよい。
第３図は、と記ＦＦ回路を応用したＥＣＬ型分周回路を
示しており、マスターＦＦ回路Ｍ二ＦＦおよびスレーブ
ＦＦ回路５−ＦＦはそれぞれ前記実施し！］のＦＦ回路
と同じであり、マスター Ｆ Ｆ回路Ｍ −ｋ’ Ｆの
データ出力端８．９をスレーブＦＦ回路５−ＦＦのデー
タ入力端７，６に谷対応して接続し、スレーブに゛Ｆ回
路８−ＦＦの差動対トランジスタＱ１、Ｑ、の各ペース
に対応してクロック入力Ｔ、Ｔを与え、スレーブＦＦ回
路５−ＦＦのデータ出力端８，９をマスターＦＦ回路Ｍ
−ＦＦのデータ入力端６，７に各対応して帰還接続する
と共に分局出力端４゜５としている。
示しており、マスターＦＦ回路Ｍ二ＦＦおよびスレーブ
ＦＦ回路５−ＦＦはそれぞれ前記実施し！］のＦＦ回路
と同じであり、マスター Ｆ Ｆ回路Ｍ −ｋ’ Ｆの
データ出力端８．９をスレーブＦＦ回路５−ＦＦのデー
タ入力端７，６に谷対応して接続し、スレーブに゛Ｆ回
路８−ＦＦの差動対トランジスタＱ１、Ｑ、の各ペース
に対応してクロック入力Ｔ、Ｔを与え、スレーブＦＦ回
路５−ＦＦのデータ出力端８，９をマスターＦＦ回路Ｍ
−ＦＦのデータ入力端６，７に各対応して帰還接続する
と共に分局出力端４゜５としている。
上記分周回路は、分周動作自体はよく知られており、第
４図に示すタイミング図のように行なわれ、クロック入
力Ｔ、Ｔを分周して分周出力Ｑ、Ｑが得られる。この場
合、使用している各ＦＦ回路Ｍ−Ｆ’Ｆ 、 ５−ＦＦ
の最大動作周波数が高いので、分周回路の最大動作周波
数も高く、］ＧＨｚＪ２ｉ上のクロック入力Ｖこ対して
安定な分周動作が得られる。
４図に示すタイミング図のように行なわれ、クロック入
力Ｔ、Ｔを分周して分周出力Ｑ、Ｑが得られる。この場
合、使用している各ＦＦ回路Ｍ−Ｆ’Ｆ 、 ５−ＦＦ
の最大動作周波数が高いので、分周回路の最大動作周波
数も高く、］ＧＨｚＪ２ｉ上のクロック入力Ｖこ対して
安定な分周動作が得られる。
１述したように本発明のエミッタ結合論理型の７リツプ
フロツブ回路によれは、回路負荷としてピーキング特性
を有する回路を挿入することによって、プロセス技術の
改良を伴なわずに回路技術的に最大動作周波数を改善で
きるので、ＣＡＴＶチューナ用分周器のような高周波分
周回路などに使用して好適である。
フロツブ回路によれは、回路負荷としてピーキング特性
を有する回路を挿入することによって、プロセス技術の
改良を伴なわずに回路技術的に最大動作周波数を改善で
きるので、ＣＡＴＶチューナ用分周器のような高周波分
周回路などに使用して好適である。
第１図は本発明のＢＣＬ型ＦＦ回路の一実施例を示す回
路図、第２図は第１図の回路動作を示すタイミング図、
第３図は第１図の回路を応用したＥＣＬ型分周回路の一
例を示す回路図、第４図は第３図の回路動作を示すタイ
ミング図。 第５図は従来のＥＣＬ型分周回路を示す回路図である。 Ｑ、〜Ｑ Ｉｏ ”’ ）ランジスタｓ Ｒｇ、ｌ Ｒ
，１、１’ＲＬ１１ ＲＬ２ ＋ＲＯｔ ｌ Ｒｅ２１
ＲＢ、 Ｉ ＲＢ！ ・・・抵抗、１，２・・・クロ
ック入力端、３・・・定電流源、４．５・・・分周出力
端、６，７・・・データ入力端、８．９・・・データ出
力端、１０．１１・・・ピーキング回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 データ出力句 丁二二つ 省！ ２ 図 ：Ｑ９．−ＦＦＦ−リード＋ホ→レド＋リード＋ホール
ド＋リード −Ｘニー；７”ＦＦ Ｉ−ホールド−
→−−リードー斗−ホ→レド÷リード＋ホ→レドー４Ｍ
−ＦＦＳ−ＦＦ
路図、第２図は第１図の回路動作を示すタイミング図、
第３図は第１図の回路を応用したＥＣＬ型分周回路の一
例を示す回路図、第４図は第３図の回路動作を示すタイ
ミング図。 第５図は従来のＥＣＬ型分周回路を示す回路図である。 Ｑ、〜Ｑ Ｉｏ ”’ ）ランジスタｓ Ｒｇ、ｌ Ｒ
，１、１’ＲＬ１１ ＲＬ２ ＋ＲＯｔ ｌ Ｒｅ２１
ＲＢ、 Ｉ ＲＢ！ ・・・抵抗、１，２・・・クロ
ック入力端、３・・・定電流源、４．５・・・分周出力
端、６，７・・・データ入力端、８．９・・・データ出
力端、１０．１１・・・ピーキング回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 データ出力句 丁二二つ 省！ ２ 図 ：Ｑ９．−ＦＦＦ−リード＋ホ→レド＋リード＋ホール
ド＋リード −Ｘニー；７”ＦＦ Ｉ−ホールド−
→−−リードー斗−ホ→レド÷リード＋ホ→レドー４Ｍ
−ＦＦＳ−ＦＦ
Claims (3)
- （１）相補的なクロック入力がそれぞれのベースに与え
られる第１の差動対をなすトランジスタＱ＿１、Ｑ＿２
と、相補的なデータ入力がそれぞれのベースに与えられ
、エミッタ相互接続点が前記トランジスタＱ＿１のコレ
クタに接続される第２の差動対をなすトランジスタＱ＿
３、Ｑ＿５と、このトランジスタＱ＿３、Ｑ＿５の各コ
レクタに対応してそれぞれのコレクタが接続され、エミ
ッタ相互接続点が前記トランジスタＱ＿２のコレクタに
接続される第３の差動対をなすトランジスタＱ＿４、Ｑ
＿６と、上記トランジスタＱ＿３、Ｑ＿４のコレクタ相
互接続点にベースが接続され、コレクタが第１の電源端
に接続され、エミッタが前記トランジスタのベースに接
続されたトランジスタＱ＿７と、同じく上記トランジス
タＱ＿３、Ｑ＿４のコレクタ相互接続点と前記第１の電
源端との間に直列に接続された負荷抵抗Ｒ＿Ｌ＿＿１お
よび第１のピーキング回路と、前記トランジスタＱ＿５
、Ｑ＿６のコレクタ相互接続点にベースが接続され、コ
レクタが前記第１の電源端に接続され、エミッタが前記
トランジスタのベースに接続されたトランジスタＱ＿８
と、同じく前記トランジスタＱ＿５、Ｑ＿６のコレクタ
相互接続点と前記第１の電源端との間に直列に接続され
た負荷抵抗 Ｒ＿Ｌ＿＿２および第２のピーキング回路と、前記第１
の差動対をなすトランジスタＱ＿１、Ｑ＿２のエミッタ
相互接続点と第２の電源端との間に接続された定電流源
と、前記トランジスタＱ＿４、Ｑ＿５の各ベースを前記
第２の電源端に接続する手段とを具備し、集積回路化さ
れてなることを特徴とするフリップフロップ回路。 - （２）前記ピーキング回路は、それぞれ負 荷抵抗Ｒ＿Ｅ＿＿１、Ｒ＿Ｅ＿＿２と前記第１の電源端
との間にエミッタ・コレクタ間が接続されたトランジス
タ、およびこのトランジスタのベースと前記第１の電源
端との間に接続されたベース電流制限用抵抗を具備して
なることを特徴とする前記特許請求の範囲第１項記載の
フリップフロップ回路。 - （３）マスターフリップフロップ回路とスレーブフリッ
プフロップ回路とが相互接続されてなるエミッタ結合論
理型分周回路における上記各フリップフロップ回路とし
て使用されることを特徴とする前記特許請求の範囲第１
項または第２項記載のフリップフロップ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61066268A JPS62222712A (ja) | 1986-03-25 | 1986-03-25 | フリツプフロツプ回路 |
| EP87104315A EP0239073A3 (en) | 1986-03-25 | 1987-03-24 | Frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61066268A JPS62222712A (ja) | 1986-03-25 | 1986-03-25 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62222712A true JPS62222712A (ja) | 1987-09-30 |
Family
ID=13310925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61066268A Pending JPS62222712A (ja) | 1986-03-25 | 1986-03-25 | フリツプフロツプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0239073A3 (ja) |
| JP (1) | JPS62222712A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486720B2 (en) | 2000-08-09 | 2002-11-26 | Atmel Germany Gmbh | Flip-flop circuit arrangement with increased cut-off frequency |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0313116A (ja) * | 1989-06-12 | 1991-01-22 | Nec Corp | フリップフロップ回路 |
| CN104734671B (zh) * | 2014-10-10 | 2017-06-16 | 中国电子科技集团公司第二十四研究所 | 基于SiGe BiCMOS工艺的ECL触发器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416385A (en) * | 1977-06-10 | 1979-02-06 | Varian Associates | Target profile for sputtering apparatus |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| PT74627B (en) * | 1981-04-01 | 1983-08-22 | Rca Corp | Flip-flop circuit |
-
1986
- 1986-03-25 JP JP61066268A patent/JPS62222712A/ja active Pending
-
1987
- 1987-03-24 EP EP87104315A patent/EP0239073A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416385A (en) * | 1977-06-10 | 1979-02-06 | Varian Associates | Target profile for sputtering apparatus |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486720B2 (en) | 2000-08-09 | 2002-11-26 | Atmel Germany Gmbh | Flip-flop circuit arrangement with increased cut-off frequency |
| DE10038905C2 (de) * | 2000-08-09 | 2003-04-17 | Atmel Germany Gmbh | Verfahren zur Erhöhung der Grenzfrequenz bei Flip-Flops |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0239073A3 (en) | 1988-07-27 |
| EP0239073A2 (en) | 1987-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4560888A (en) | High-speed ECL synchronous logic circuit with an input logic circuit | |
| US4063193A (en) | Differential transistor pair integrated circuit oscillator with L-C tank circuit | |
| JPS62222712A (ja) | フリツプフロツプ回路 | |
| US5663686A (en) | Charge pump circuit and phase locked loop circuit using the charge pump circuit | |
| JPH09238054A (ja) | タイマー回路 | |
| JPH1155145A (ja) | 送受信機用集積回路 | |
| EP0774832B1 (en) | Quadrature demodulator | |
| JPS6347281B2 (ja) | ||
| US5010308A (en) | Crystal oscillator with offset and hysteresis | |
| JPS6351716A (ja) | ラツチ回路 | |
| JPH0519321B2 (ja) | ||
| JPH03125507A (ja) | 周波数変換回路 | |
| JP2776201B2 (ja) | フリップフロップ回路 | |
| US3808564A (en) | Semiconductor impedance conversion circuit and applications thereof | |
| JPH0441615Y2 (ja) | ||
| JPH0516722Y2 (ja) | ||
| JPH01236733A (ja) | レベルシフト回路 | |
| JP2558878B2 (ja) | 容量結合回路 | |
| JPH0320086B2 (ja) | ||
| KR920001801Y1 (ko) | 모니터의 동기 극성 합성회로 | |
| JPS60111508A (ja) | 入力整合回路 | |
| GB2054307A (en) | Integrated circuit capacitors | |
| JPS62152220A (ja) | 論理回路 | |
| JPS59163920A (ja) | 論理回路 | |
| JPS5952846B2 (ja) | カヘンイソウカイロ |