JPS62217169A - 半導体回路基板の検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕　　　　　゛ 本発明は、半導体回路基板の検査方法に係り、特にＴＰ
Ｔアクティブマ）　ＩＪクス駆動回路基板のトランジス
タ及び配線の欠陥の検査に好適な検査方法に関する。

〔従来の技術〕

第２図にＴＰＴ積層積層品液晶ディスプレイ導体回路基
板の概略図を示す。回路基板は、ゲート線１０、ソース
線１１、ＴＰＴ　（’ｌ’ｈｉｎ　ｐｉ１ｍ’ｌ’ｒａ
ｎｓ　１ｓｔａｒ　）　１２　、画素電極１３で構成さ
れている。

捷た、第３図はＴＦＴ１２の周辺の配線の詳細図を示す
、ＴＰＴのゲート電極１２ａとゲート線１０との接触不
良、ドレイン電極１２ｂとソース線との接触不良、さら
には、ゲート電極１２ａとソース電極１２ｂ間、あるい
は、ドレイン電極１２Ｃ間の短絡、及びソース電極１２
ｂとドレイン電極１２０間の短絡の各々の欠陥を検査す
る必要がある。

前述の検査方法を実現する手段としては、各々のＴ　ｌ
ｉ’　Ｔのドレイン電極１２Ｃ１あるいは、画素電極１
３と何らかの手段で電気的に接触する必要がある。例え
ば、タングステン針プローブｔＴＰＴのドレイン電極１
２Ｃ１あるいは、画素電極１３に接触させ、ゲート線１
０にＴＰＴのゲート電圧ｖａｋ加えてプローブとソース
、１ｆ１１１１間の抵抗等を検出することにより前述し
た種々の欠陥を調べることが可能である、 しかし、この方法では、プローブを各々のＴＰＴのドレ
イン電極１２Ｃ１あるいは、画素電極１３に接触させる
必要があるため回路の配線等に傷がつき好ましくない。

さらに、全てのＴＰＴの欠陥を検出するには、プローブ
をＸ−Ｙ方向に高精度に移動する必要があり、このため
に欠陥の検出時間が非常に長くなる。

この理由により、プローブ２用いた検査方法には、量産
時に問題がある。

さらに、この穐のテスト方法としては特開昭５７−３８
４９８号公報に記載されている。これは一定時間経過後
のコンデンサの蓄積電荷量の変化によって素子のリーク
状態を判定することにより、液晶表示に使用するアクテ
ィブマトリクス基板の欠陥の有無とアドレスとを測定す
る発明である。

これらの従来例では液晶を封入した後に、テストヲ行な
うため、仮にトランジスタに欠陥があった場合は、液晶
も無駄になってしまうという問題がある。また、これら
の発明はテストのための回路を素子内に包含することを
前提としており、このためデバイスの面積を小さくする
ことが困難であった。

〔発明が解決しようとする問題点〕

上記従来技術は、検出時間の短縮、信頼性及び検査コス
ト上問題があった。

本発明の目的は、ＴＰＴアクティブマトリクス回路基板
の欠陥を短時間で、しかも、信頼性の高い方法で検査し
、さらに、プロセスの途中段階でも検査できる検査方法
を提供することにある。

〔問題点を解決するための手段〕

上記目的は、半導体素子の制御端子に半導体素子のしき
い値電圧Ｖ　ｔ　ｈを上・下する電圧、もしくは、しき
い値電圧ＶＬＩＩ以上、または、以下で時間的に変化す
る電圧全印加し、この時一方の主端子に流れる電流全検
出することによって達せられる。

〔作用〕

半導体素子の制御端子の印加電圧値が半導体素子のしき
い値電圧以上、もしくは、以下では、制御端子と一方の
主端子間で静電容量が異なる。そこで、制御端子に半導
体素子を制御する電圧と静電容ｔを検出する電圧を兼用
した電圧全印加し静電容量を検出しこの大小及び変化比
を求め半導体素子及び配線の検査を行なう。

〔実施例〕

本発明の実施例を液晶アクティブマトリクス・ディスプ
レイの駆動回路を例にとり説明する。

第４図は、液晶アクティブマトリクス・ディスプレイパ
ネルの概略を示す。２０は、透明基板、２１は透明電極
、２２は配向膜、２３は液晶、２４は配向膜、２６は駆
動回路基板でガラス等の絶縁基板２６ａの上に液晶駆動
回路２６ｂ全蒸着等のプロセスで製作する。この時の駆
動回路２６ｂの構成例を第５図に示す。

３０はＴＰＴ（薄膜トランジスタ）でゲート電極３Ｏａ
、絶縁層２７、半導体層３０ｂ、ソース電Ｑ３０　Ｃ，
ドレイン電極３０ｄから構成されている。さらに、２９
は画素電極であり、一方はドレイン市、極３０ｄに接続
されているが、他方はどの部分にも接続されず開放状態
にある。

なお、半導体層３０ｂは、ａ　−８’　（非晶質シリコ
ン）、　Ｐｏｔｙ　−８ｉ　（多結晶シリコン）及びＴ
ｅ　、（：ｄＳｅ等の半導体の何れを用いても良い。

第１図に駆動回路２６ｂの回路構成例を示す。

３１８．３１１）はソース線でＴＦＴ３０のソース電極
３０ｃに接続している。３３ａ、３３ｂは、ゲート線で
ＴＦＴ３０のゲート電極３０ａに接続している。。

また、３２ａ、３２ｂはスース電圧入力端子であり２ｇ
４図に示した液晶２３の駆動電圧が入力される。さらに
、３４ａ、３４ｔｌｔ、ゲート電圧入力端子であり、Ｔ
ＦＴ３０をオン、オフする制御電圧が入力される。

第６図に示したＡ部分の回路を検査するための原理を第
１図に示す。

３５ａはＧ−Ｄ静電容量でＴＦＴ３０のゲートとソース
間の静電容量である。以下、３５　ｂ！／′１ｓ−Ｄ静
電容量（ソースとドレイン間静電容ｔ）、３５ＣはＧ−
８静電容ｔ（ゲートとソース間静電容量）である。さら
に、３５ｄ￥：ｔＧＤ線静ｍ゛、容量でゲート線３３ａ
とソース線３１８間の静電容量である。３５ａ−３５ｄ
は、ＴＦＴ３０及びゲート線、ソース線の寸法で定まる
。′また、３６は電流検出回路である。

ここで、ゲート電圧入力端子３４　ａ　Ｖｃｗ、圧上昇
率ｄｖＲ／ｄＬが一定の検出用信号電圧ｖＲｆ！：印加
しこの時、ソース線３１ａに流れる電流ｉｓを電流検出
回路３６で検出する。この場合、検出用信号電圧ＶｎＨ
１ＴＦ’Ｔ３０のしきい値電圧Ｖｔｈｅ横切るように設
定する。

第７図は、ＴＦＴ３０がａ−８ｉである時の検出用信号
電圧ＶＲと検出電圧Ｖｇの関係を実験結果に基づいて示
したものである。なお、検出電圧ＶＲは、電流ｉｓ？電
圧に変換したにすぎないう同図において、検出用信号電
圧ｖＲの電圧がＴＦＴ３０のしきい値電圧ｖｔｂの前後
で検出電圧のンベルが異なる。この動作を第１図と第７
図全周いて説明する。

まず、検出用信号電圧ｖｒｔの電圧値が、ＴＰＴ３０の
しきい値電圧ｖ　ｔ　ｈ以下の場合は、第８図（ａ）に
示したソースＷｆ、極３０Ｃとドレイン雷、極３０ｄ間
にチャンネルは発生しない。従って、第１図に示したＣ
ｇｓは、（１）式に示すように第６図に示したａ−８ｉ
層３７の静電容’ｈｋＣ−＋と絶縁層３８の静′に容ｇ
　Ｃ＋　＋の合成容量となる。

さらに、Ｃａｓは、 ここで、ゲート電圧入力端子３４ａから見た静電容量の
合成値Ｃ＋　ｎ　（。１１）全求めると次式になる。

Ｃａｎ（ｅｕ）＝Ｃ−＋Ｃ（ｓ＋ｃａ　　＋用＋・−（
ａ）この結果、電流！Ｓ　（、、ｆｆ　）は次式で表現
できる。

３０のしきい値電圧Ｖｔｈ以上になるソース電極３０Ｃ
とドレイン電極３０ｄ間にチャンネルが発生する。この
結果、ソース電極３０Ｃとドレイン電極間の静電容量Ｃ
ｇａは、はぼ、０になる。さらに、チャンネル直下のａ
−８ｉ層３７及び絶縁層３８の静電容量Ｃａ３とＣｐｓ
が発現するっこのことからゲート電圧入力端子３４ａか
ら見た静電容量の合成値Ｃａｎ（。Ｉｌ）２求めると、
ＣＩＪａｎ）　＝　Ｃ、＋　Ｃｇｓ　＋Ｃｔａ　＋　Ｃ
ｂ　−−・・・（５）ここで、　Ｃ＋Ｊｎｎ）／　Ｃａ
ｎ（ｅｒｒ））　１になる。例えば、本出願人が設計し
たＴＰＴで、ゲート長Ｌ／ゲート幅Ｗ＝１００／８でＣ
ａｎ（ｏｎ）／　Ｃ１，、（ｏｆｆ）；　２であった。

従って、第７図に示した検出電圧”／５（ａｌｌ）／　
ｖ８（ｏｆｆ）た２になる。

そこで、検出電圧ｖＳのＶＲ（ｏｎ）／　ｖ８（ｏｆｆ
）及びＶＲ（。。）とＶＲ（。１１）のレベルイ直全観
測することによってＴＦＴ３０及びゲート線、ソース線
の欠陥検杏を行々うととづ；で六スー 以下１具体的な欠陥検査例を第９図ないし第１４図で説
明する。

また、図中で×印は断線、一点鎖線は短絡を示すっ 第９図は、ソース、％！３１ａの断線（欠陥（１）　、
　（２）　）及び、ソース線３１ａとソース電極３０Ｃ
間の断線（欠陥（３））の欠陥検査例である。

欠陥（１）の場合、電、光検出回路３６に電流１８はほ
とんで流れないため、検出電圧ｖｓｎはぼ零になる・、
また、欠陥（２）、　（３’）では、Ｇ−８間静電容量
３５ｄによる変位電流のみの電流が電流検出回路３６に
流れる。この結果、検出電圧Ｖ　ｇ　ｌ’ｊ　Ｔ　Ｆ　
Ｔ２Ｏのしきい値Ｖ　Ｌ　ｈに係わりなくほぼ一定で低
いレベルになる。

第１０図は、ゲート線３３ａの断線（欠陥（１）。

（２））及びゲート１Ｉｊ３３ａとゲート端子３０ａ間
断線（欠陥（８））の欠陥検査例である。欠陥（１）は
、Ｇ−８間静電容１３５ｄ及びＴＦＴ３０に検出用信号
電圧ＶＲは印加されないのでほぼ零になる。また、欠陥
（２）、（８）の場合は、Ｇ−８間静電容ｆ＃３５ｄの
みの変位電流が電流検出回路３６に流ｉする。

この結果、検出電圧Ｖｌ＋はＴ　］”　Ｔ　３０のしき
い値ｖＬｈに係わりなくほぼ一定で低いレベルになる。

第１１図は、ゲート電極３０；１とソース電流３０Ｃ間
の短路の欠陥検査例である。この場合、ゲート電圧入力
端子３４ａ、！：電流検出回路３６間は抵抗成分のみで
あるため、検出電圧ＶＳは、検出用信号電圧ｖＢのみに
依存する。従って、ＴＦＴ３０のしきい値電圧Ｖｌｈと
は無関係に変化する。

第１２図は、ソース電極３０Ｇとドレイン電極３Ｑｄ間
の短絡欠陥検査例でおる。この場合は、になる。曲成か
ら、Ｃｌ１１（。ｒｆ）は、ソース電極３０Ｃとドレイ
ン電極３０ｄ間が短絡することによって増加する。この
結果、検出電圧ＶＢは、特に、検出用信号電圧ｖＩｔが
ＴＰＴのしきい値電圧Ｖｒｈ以下で正常値（短絡前）よ
りも高くなる。

第１３図は、ゲート電極３０ａとドレイン電極３０ｄ間
が短絡した場合の欠陥検査例である。特に、検出用信号
電圧ＶＢが、ＴＦＴ３０のしきいば、ゲート電極３０ａ
とドレイ／＠極３０ｄが短絡することによって増加する
。この結果、検出電圧ｖＢは、正常値（短絡前）よりも
高くなる。

さらに、検出用信号電圧ＶＲがＴＰＴのしきい値電圧Ｖ
ｔｈより高くなると、ソース電極３０Ｃとドレイ／を極
３０ｄ間にチャンネルが発生するため、このチャンネル
を通して伝導電流が電流検出回路３６に流れる。この結
果、検出電圧が正常値よりも高くなる。

第１４図は、ゲート線３３ａとノース１ｌＩｌｉ１３１
ａ間が短絡した場合の欠陥検査例である。これは、第１
１図と同一欠陥であるから説明は省略する。

次に検査判定回路の実施例を第１５図ないし第１８図に
示す。第１５図と第１６図は、検出電圧ＶＳのＶｓ（。

。）及びＶＳ（・ｔｒ）の大小を判別して欠陥の有無を
判定する方法を示したものである。

すなわち、ＶＢ（。。）の大小を判別するには、Ｖｒｓ
＋＋（＋ｎとＶ　ｒ　ｅ　ｔ　ｆｔ、１、さらにＶｓ（
、、ｆｌ）の大小を判別するにば、Ｖ　ｒｅ　ｒ　２　
（Ｈ）とｖｒ＊ｔ２（Ｌｌの各々二つの基準レベルを設
け、検出電圧ＶＳが基準レベル内にあるかどうかを調べ
る。

第１６図は、判定回路５１の一実施例を示したものであ
る。５１ａと５１Ｃはコンパレータ、５１ｂと５１ｄは
ラッチ回路、５１６はＡＮＤ回路である。’／Ｓ（ｏ、
、）がＶｒ＠ｔ＋ＯＱとＶ、　、　ｔ　Ｉ（ｔ、）内に
あり、さらにＶＢ（ｏｆｆ）が、Ｖ　ｒ　ｅ　ｔ　！　
（Ｈ）とＶｒ＠ｆｔ（Ｌ）内にある時コンパレータ５１
ａ、５１Ｃの出力は共に”Ｈ゛になりこの結果、ラッチ
回路５１ｂ、５１ｄの出力もＨ′になる。これにより、
ＡＮＤ回路５１ｅの出力りもＨ′になり、無欠陥と判定
する。

また、前記基準レベル内に検出電圧ＶＢにない時は、コ
ンパレータ５１ａ、５１Ｃの出力ＨＬＡＮＤ回路５１ｅ
の出力りもＬ′になり欠陥ありと判定する。

特に、ＶＳ（。１）の大小を判別した結果全ラッチ回路
５１ｂに取り込むタイミングは、ＴＩｉ”Ｔの応答時間
後（ｔ、）にする。

また・図示していないが一、　　ＶＢ（ｏ、り／　ＶＢ
（ｏｆｆ）　ｋ検出し、この大小から欠陥の有無全判定
しても良い。コノ場合、ＶＳ（・η）／ＶＳ（っｒｔ）
の基準レベルは、第８図で求められるＣ１ｎ（ｏｎ：ｌ
／　Ｃ１ｎ（ｏＮ　）　　としても良いが、少なくとも
一個だけ正常に動作するＴＰＴの実測値を用いるのが望
ましい。

何れにしても判定の基準レベルは、固定する必要はなく
測定場所に応じて変えても良いつ第１７図に欠陥検出装
置全体の構成と動作タイミング２示す。５２はＴＰＴ回
路基板、５２ａはゲート線、５２Ｃはソース線、５４は
水平スイッチ、５４ａはアナログスイッチ、５７は水平
走査回路、５９は垂直スイッチ、５９ａはアナログスイ
ッチ、６０は垂直走査回路、５６は電流検出回路である
。

例えば、−列目の検査を行なうには、−列目のゲート線
５２ｂに検出用信号電圧ＶＲをアナログスイッチ５９ａ
を介して印加する、他のゲート線は、開放しても良いが
、検出感度を高めるために図示したように接地するが、
もしくは、一定電位にする。

一方、水平スイッチ５４内のアナログスィッチ５４ａ￥
ｉクロツク信号ＣＬ　Ｋ　１に同期して電流検出回路５
６側を順次選択していく。非選択時には、ソース電ｆｆ
５２ｃ’ｉ図示したように接地する、かもしくに、一定
電位にする７、この動作を各々の列について順次行なっ
ていく。

第１８図は、他の実施例全示す。６１．６２は、水平ス
イッチ回路、６３．６４は水平走査回路である。

この実施例の特徴は、水平スイッチを複数のブリックに
分割して電流の並列検査を行なうところにある。これて
より検出時間を短縮することができる。

本発明の検査方法は、第１９図に示したＴＰＴ構造にも
適用できる。この場合、トランジスタ１はソースとなる
ｎ領域７３、ドレイ／となるｎ領域７４、真性半導体等
で形成される７２領域とゲート電極７７で構成される。

７１はガラス、サファイヤ、プラスチック等が利用され
る。つまり、このデバイスはガラス等の上面に最初領域
７２を広範囲に作っておき、その後、熱拡散あるいけ、
イオン打込等の技術等によって二つのｎ領域７３．７４
を作り、それに電極７７．７９等を付し、その間を絶縁
のための膜７５．７８，７６．８０等でおおったもので
あり、液晶ＥＬ等の表示体をこの上面に封入してディス
プレイとして用いるアクティブマトリクス方式薄膜トラ
ンジスタデバイスに代表される。

さらに、本発明はソース電極、もしくは、ドレイン電極
の一方が開放状態であるＭＯ８型トランジスタを集積化
した回路の検査にも適用できる。

また、本発明は第４図に示すように、液晶？封入した後
でも適用できる。さらに、第５図の画素電極２９及び絶
縁膜２８を形成する前の段階でも適用できるため、プロ
セスの早い時期でＴＰＴ回路基板の検査を行なえる。こ
れにより、型造コストを大幅に低減できる。

また、ソース線に流れる電流の検出は、検出用信号電圧
ＶＲの立上り時に限定するものではなく立下り時に検出
しても良いう また、第８図だ示した静電容量は絶縁層３８及びａ−８
ｒ層３７の厚さによって変動する。そこで、第１６図に
コンパレータ５１ａ、５１ｃに入力する基準レベルＶｒ
＠ｆ＋（ＦＯ＋　Ｖｒ＠ｔ＋　（Ｌ）　＊　Ｖｙ＠ｆ２
　（ＩＯ＊Ｖｒ＊　ｔｔ　（ｒ、）　ｆ測定場所によっ
て変えた方が精度が向上する。

具体的な実施例は示していないが、検査の対象とするＴ
ＰＴ附近のＶＳ（＋１！１）　　及びｖＳ（ｏｆｆ）の
値全記憶しておき、ｖＳ　（ｏ　ｎ　）±ΔＶ、”８（
ｏｆｆ）±Δｖ’を基準レベルにする。当然のことなが
ら、記憶値は走査のタイミングに合わせて更新していく
。

さらに、第１７図、第１８図に示した垂直スイッチ５９
．水平スイッチ５４．６１．６２等をＴＰＴ回路基板に
内蔵した基板の検査にも適用できる。

本発明の応用例金第２０図に示す。検出用信号電圧Ｖｌ
に対しＴＦＴのしきい値電圧Ｖｕ＋が、ＶｔｈＩＩ　Ｖ
ｔｈ２と異なる検出１に圧Ｖｌｌ（ｏｆｆ）からｖ９（
。７）に変化する時間が異なる。そこで、両者＋７）Ｒ
ｆ％Ｊ１差Δｔ６測定することによってＴＰＴのＬきい
値電圧のバラツキ全測定することができる。

また〜Ｖ　Ｓ（６ｔ　ｆ　）の大小を判別することによ
ってチャンネルの有無も検出することができる。

検出用信号電圧Ｖ１１は、電圧上昇率ｄｖＨ／ｄｔが一
定の電圧として実施例を説明したが、第２１図に示した
電圧にしても良い、９０はＴＦＴ。

９１はソース電極、９２はドレイン電極、９３はゲート
電極、・９４は画素電極、９５は電流検出回路である。

ゲート電極９３の印加電圧Ｖ、５は、直流電圧Ｖｖ、ｓ
にサイン波を重畳した電圧である。そして、ＶＯ８＞　
Ｖｔ）、もしく　ｈ　、　ＶＯ２＜　Ｖｔｈにし、そ１
７）Ｍ（７）電流１８を検出しその大小を判別すること
で欠陥検査ができる。さらＫＦｉ、Ｖａｓ？階段的に変
化させた時のｔ筺ｉ　ｓを順次検出することによってＴ
ＦＴ間のしきい値電圧のバラツキも測定することができ
る。なお、直流電圧Ｖｅｉ１に重畳する電圧は、サイン
波に限定することなく時間的に変化する電圧であれば良
い。

〔発明の効果〕

本発明によれば、ＴＰＴの一端が開放状態でもＴＰＴ並
びに配線の欠陥全外部端子から間接的に検出することが
できるため高信頼性の検査ができる。

また、プロセスの途中段階での検査例も適用できて回路
基板の良、不良を判定することができるため製造コスト
を大幅に低減できる、

【図面の簡単な説明】

第１図は本発明の一実施例の原理図、ｔＪＩＪ２図。 第３図は従来のＴＰＴ積層積層品液晶ディスプレイ導体
回路基板図、第４□□□、第５図、第６図は本発明の対
象とする駆動回路図、第７図は第１図の動作図、第８図
はＴＦ’Ｔ内部の静電容量の分布図、第９図ないし第１
４図は各種欠陥に対する検出電圧波形図、第１５図ない
し第１８図は検査装置の構成図、第１９図は他の半導体
回路基板図、第才　ＩＩ２］ 、：３Ｘ ＄２圓 第３図 基４図 ＄５　図 第７−凶 ３４番・−り 寥ｑ目 第８図 ！ａ）（−１％） （ｖＬ＜　（／ｌＬ）　　　　　　（祿＞　Ｖｔ−Ｌ　
）第１０日 （Ｌ）（引 某１１日 （α）　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　（４ン第１２図 （−し）　　　　　　　　　　　　　　　　　　　　　
　　　　（Ｊ−ン竿）３目 （４）（σ） ６１４囚 （Ｌ）　　　　　　　　　　　　　　　　　　　　　　
　　　　　（イ４ン第１５凹 第１６０ ケ力作タイミニク゛ ５４　・−水干スイッケ 第１８図 （，１−ｓ＜ｑ−ｘイー、’７−［１％、＜４−、。 竿＋’ｌ　ＩＢ 第２０図 Δを 半２１図 （久ン （Ｃ） （＃）

Claims (1)

1. 【特許請求の範囲】 １、複数の一方の信号線と、複数の他方の信号線とを互
   いに交差させ、交差点に一方の主端子と他方の主端子と
   制御端子とを備えた半導体素子を配置し、前記半導体素
   子の一方の前記主端子と前記他方の信号線とを接続し、
   前記半導体素子の前記制御端子と前記一方の信号線を接
   続した半導体回路基板の検査方法において、 前記一方の信号線に時間的に変化し、かつ、前記半導体
   素子のしきい値電圧Ｔ＿ｔ＿ｈを前後する検出用信号電
   圧を印加し、前記検出用信号電圧が前記半導体素子のし
   きい値電圧Ｖ＿ｔ＿ｈを前後した時に前記他方の信号線
   に流れる電流の各々の絶対体もしくは前後した時の電圧
   比の何れかもしくは両者の組合せによつて、前記半導体
   素子並びに前記一方の信号線と前記他方の信号線を検査
   することを特徴とする半導体回路基板の検査方法。 ２、特許請求の範囲第１項において、 前記一方の信号線に時間的に変化し、かつ、前記半導体
   素子のしきい値電圧Ｖ＿ｔ＿ｈ以上の第一の電圧及び前
   記しきい値電圧Ｖ＿ｔ＿ｈ以下の第二検出用信号電圧を
   印加するそれぞれ第一と第二の印加手段からなり、前記
   第一と第二の印加手段時に前記他方の信号線に流れる電
   流を検出し、各々の絶対値もしくは両者の相対比、もし
   くは、これらの組合せによつて前記半導体素子並びに前
   記一方の信号線と前記他方の信号線を検査することを特
   徴とする半導体回路基板の検査方法。