JPS62216421A - デジタル周波数合成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は請求の範囲１の上位概念による発生器に関する
。斯様発生器は例えば西独特許明細警笛２２４０２１６
号明細書から公知である。

従来技術 第１図は上位概念による装置構成の簡単化された基本構
成図である。出力周波ｆｉｆａは位相固定される周波数
制御ループ（ＰＬＬ　）中に設けられている′４圧制御
される発振器ｉ　（ＶＣＯ）に工す、ロジック、計算回
路２にて入力可能な周波数情報ＦＡに従って生ぜしめら
れる。ｖＣＯに対する制御′電圧Ｕｅｔが位相測定回路
３から送出され、この位相測定回路には固定分周器５を
介して規定周波源４から導出された基鵡周波ｆｒと、ｖ
ＣＯｌの出力周波ｆａｎ）ら導出さｔまた、時間平均に
て等しい周波とが供給される。この時間平均にて等しい
周波は可調整の整数の分周比ｍを有する分周器６にニジ
送出される。分局器６にはパルス減算器７が前置接続さ
れており、このパルス減算器は各１つの制御パルスに工
り作動の際、ｖＣｏｌの出力側から供給されるパルス列
の各１つの周期（１つのパルス）全抑圧する。

その際装置郡全体６，７に対して（一時的に）分周比ｍ
＋１が得られる。ロジック、計算回路２はこねに入力さ
れｍ周波数情報ＦＡに従って分局器６全調整し、減算器
としてのパルス評価回路７を次の工うに作動する、即ち
、時間平均として、ｍとｍ＋１との間にある端截のある
分周比　ｍ’＝　ｆａ　：　ｆｒが調整される＝うに作
動する。その場合ＶＣＯ制御電圧の緩慢な変動、ひいて
は出力周波ｆ’ａの変動（ノイズライン）が生じ、この
変動はループフィルタ８に用いてのＶＣＯ−制御電圧の
る波に工り、周波数変化（切換え）の際の著しく長い過
渡″ＤＡ動金　しつつ除去されるか、または補償電圧Ｕ
ｋ七用いての制御電圧変動の高価な補償に工ってしか除
去され得ない。その際その補償電圧はロジック、計算回
路２に工す生ぜしめられ、アナログ加算器９を介してＰ
ＬＬ制御回路に供給される。

発明の目的 本発明の課題とするところは冒頭に述べｔ形式の発生器
において、高い基単周波数及び大きな周波数分解能を以
て、コストを低減し、位相測定器出力側に現われる発振
器制御電圧におけるノイズラインのる波除去全簡易化す
ることにある。

発明の構成 上記課題は請求範囲１の特徴部分に記載の構成要件に工
り解決される。このようにして、コストの大部分を占め
るのが発生器のアナログ部分からデジタル部分に移り、
主に、比較的高い周波数のノイズラインのみが生じる。

このｍめに、端数の周波数分割それ自体に工り生ぜしめ
られる位相誤差は連続的に、次のような信号即ち位相測
定器に供給さハ出力信号から導出され友信号の位相の逆
向きのシフトによって補償されるか、又は者しく小さい
値に保持される。従って、位相制御回路の遮断周波数は
端数での周波数分割によυ生ぜしめられ次ノイズ周波数
工す高く選定されるのが工いが、そのように高く選定す
る限度はせいぜい、比較的高い周波数のノイズラインが
なお抑圧される工うな程度である。

実施例 次に第２図〜第５図に示す実施例を用いて本発明を詳述
する。

第２図に示す本発明の実施例と第１図に示す公知装置と
の主な相違点は異なった構成を有し異なつ次動作をする
ロジック、計算回路２、及び位相シフト（移相）ないし
パルス遅延用装置である。後者の装置は可調整分局器６
の出力側と位相測定器３の一方の入力側との間に挿入接
続されておシ、ロジック、計算回路２′に工り第６図を
用いて詳述する＝うに制御される。

第３図に示す第１実施例のブロック接続図では第２図の
基本接続図に示すロジック、計算回路２′が詳細に示し
である。この回路２′は情報入力、準備処理用回路部分
１１と、分離装置１２と、夫々１つの加算回路１３．１
１１有する２つの同種のクロック制御される回路ユニッ
トと、中間メモリ１４．１７と、ステップ高さ１ｔ−有
する量子化器金偏えに分離回路１５．１８とがら成る。

後者の２つの回路ユニットは先行のクロックから生じる
被加数ＳＩＦないし８２Ｆ　’ｉ用いて夫々実際の和Ｓ
１ないし８２に形成する。（同じことが第５図及び第７
図における同種の回路ユニットについて該当する。） 所望の出力周波数ｆａについての情報ＦＡは回路部分１
１中に入力され、この回路部分は基準周波数ｆｒ　（こ
れは基準周波源４から固定分局器５を介して導出され位
相測定器３に供給される）での除算にニジ、必要な端数
のある周波数分割比 ゴ＝　ｆａ　　：　　ｆｒ ｔ求める。分離回路１２はｄ全整数部分ｍＩ（分周器６
の分周比ｍが当該ｍＩにセットされる）と、端数部分ｍ
Ｆとに分解し、上記端数部分からは周波数分割装置全体
６．７の、分局比ｍ＋１への一時的切換の信号が導出さ
れる。この九めに、中間メモリ１４に記憶されている第
１の和Ｓ１が、分離回路１５にニジ端数部分８１Ｆと整
数部分Ｓ１工とに分解される（ＳＩ＝８２Ｆ　＋　Ｓ１
工’）。整数値ＥｌＩＩ＝１が生じると、パルス減算器
が作−さね、それに工っで発振器１から到来するパルス
が抑圧される。その結果当該のクロック周期において分
周比ｍ＝ｍＩ＋１が作用する。それに反して、５ＩＩ＝
０の場合は当該のクロック周期において分局比はｍ＝ｍ
１である。或１つのクロック周期内に中間メモリ１４に
記憶されている和Ｓ１は先行のクロック周期にて加算回
路１３にニジ、所要の分局比ゴの端数部分ｍＦと、当該
の先行のクロック周期内に捕捉検出され次端数ＳＩＦと
から形成され、準備的に中間メそり１４０入力側に加え
られ、クロックの到来の際出力側に送出される。

類似の＝５にして、第２の加算、分離回路１６．１７．
１８が動作する。この第２回路は先行うロック周期にて
その；１晴こ生じ九端数部分８２Ｆと先行うロック周期
にて送出された（第１加算、分離回路１３．１４．１５
の）端数部分Ｓ　ｉＦとから第２の和８２　ｋ形成し、
それを整数部分３２Ｉと端数部分８２Ｆとに分解し、８
２Ｉ＝１の場合、出力周波数ｆａでクロック制御される
移相器１０を作動する。ロジック、計算回路２′は移相
器１０の詳細には図示されていない切換スイッチを次の
工うに作動する、すなわち、第２和Ｓ２の整数部分８２
１が零である場合当該移相器をその比較的小さい値に調
整し、また、８２１が値１ｔ−有する場合には比較的大
きい値に調整する工うに作動する。その際１つのクロッ
ク周期の差は出力周波数ｆ’ａの１：で＆に相応する。

第６図に示す第１図の実施例は次の工うにして変形する
ことができる、即ち第２のクロック制御される回路ブロ
ック１６．１７．１８の分離回路のステップ高さが値ｐ
（ｐ：ン１の整数）を有する工うに変形することができ
る。この場合、Ｓ２くｐの際は８２１はＯに等しいか、
又は、３２＞ｐの際は１に等しい。移相器１０はそれの
作動のとき（Ｓ２１＝１）、位相測定器３に送出された
パルスのｐ倍の遅延金生せしめる（出力周波ｆａのｐ周
期に相応してての遅延）。

本発明の第１実施例の構成では第２和Ｓ２を形成する第
２の加算器１６に一定の値りが供給される（入力側Ｄ）
。移相器１０に工す惹起される高周波ノイズラインのス
ペクトル分布が当該移相器ヲトリガするパルスの位相状
態に依存するので、所望の出力周波ｆａの選択にしｔが
って定数りの加算を行なうのが有利である。

第６図、第５図に示す装置の別の構成配置例に工れば両
加算、分離回路１３，１４．１５ないし１６．１７．１
８間の伝搬遅延差（これはロジック、計算回路の構造に
二って定まる）の補償全行な５ｘめ整数部分ＳＩＩに対
する分離装置１５の出力側と、パルス減算器７（第３図
）の入力側ないし加算器２０（第５図）の入力側との間
に中間メモリ１４が挿入接続される。

第４図には位相測定器３の出力側から送出された（フィ
ルタリングされていない）　ＶＣＯ制御電圧の可能な経
過（これは当該位相測定器３の入力側に加わるパルスの
位相誤差に相応する）が和である。実施例では下記のこ
とが仮定しである、即ち端数のある分周比ｆａ：ｆｒ　
＝　ｍＩ　＋　ｒｎＦの端数部分ｍＦは基準周波ｆｒの
１０分の１に等しく、整数分周比ｍＩの、１単位分だけ
の変化の際の出力周波数ｆａの段階付け（ステップ分け
）に相応し、さらに、中間メモＩＪ　１４　、１７のス
タート値が零に等しいものと仮定しである。

例えば、ｆａ　＝　１４．　’Ｉ、　ＭＢｚ　、　ｆｒ
　＝　１ＭＨｚの場合ｍＩ＝１４、ｍＦ＝　０．１　＝
　１　：　１０となる。移相器１０を作動する第２のク
ロック制御される回路ブロック１６．１７．１８の作用
がなければ破線で示す電圧１９、すなわちクロック周波
ｆｔに対して低周波の低周波電圧変動が生じることとな
る。第２のクロック制御される回路ブロック１６．１７
．１８による移相器１０の作動の際（この作動は５２Ｉ
＝１（ないし＝ｐ）のとき常に行なわれる）位相測定器
３の出力電圧の実線で示す電圧経過が生じ、この電圧経
過は遥かに高周波の成分を含みしｔがって上記電圧第５
図に示す第２実施例が第６図に示す装置と相違する主要
な点は特別な移相器を有さす、分周器６′の分周比が常
時迅速に切換えられることである。調整素子２０として
は加算器が用い゛　られ、この加算器には一方では分周
比ゴの整数部分ｍＩが、他方では第１和Ｓ１の整数値Ｓ
ＩＩが供給され、まｔさらに、微分回路２１からは第２
和Ｓ２の整数値ｓｉ２工の“微（差）分値”△が供給さ
れる。新友なりロック周期の始めにおける第２和Ｓ２の
整数値Ｓ２工が跳躍的に変化（ジャンプ）しない場合（
値０２は１に保持されている場合）、微分値は０であシ
、一方、Ｓ２工が正の跳躍的変化（ジャンプ）（０→１
）ないし負のジャンプ（１−０）ｆｆｉする場合微分値
は夫夫＋１、−１となる。要するに微分回路２１は３種
の数値（−１，０、＋１）ｔ−加算器２０に送出でき、
この加算器は第１和Ｓ１の整数部分ＳＩＩ如何に応じて
値０又は１ｔ−とり、分局器６′ｔ−４種の異なる値（
ｍ−１、ｍ、ｍ＋　’１．、ｍ＋２）に調整し得る。６
つの被加算の最後のものく微分値△）に工って、時間平
均して、２つの第１の被加算に工υ定まる平均分局比ゴ
の変化が生ぜしめられず、ｍんに、分局器６′の出力側
に現われるパルスの位相シフトのみが生ぜしめられる。

第６図に示す微分回路（第５図の２１）は加算器２２で
有しこの加算器はその出力側に微分値△を送出する。第
２和Ｓ２の整数部分Ｓ２Ｉは加算器２２の第１入力端に
直接加わシ、かつ、基準周波ｆｔでクロック制御される
Ｄフリップフロップ２３の入力側に加わる。反転回路２
４は出力信号Ｑｔ−否定し、これを加算器２２の第２入
力端に加える。

第４、第５実施例は夫々、第３図ないし第５図に示す装
置を、補償電圧Ｕｋの発生のｔめに用いられる破線で示
す装置部で補充することにニジ構成が得られる。２つの
場合において、加算回路１３の入力側Ｂ（この入力側Ｂ
には分離回路１５がら端数部分８１Ｆが供給される）と
、加算回路１６の入力側１との間に量子化回路２７が挿
入接続されている。この量子化回路は先行のクロック周
期にて求められｍ第１和Ｓ１の端数部分８１Ｆ　”ｉス
テップ高さ ｂｌ（ＳＩＦ＝−ＱＩＩ　＋　ＱＩＦ　”：　Ｑｌｌ　
＋　８１ＦｍＯｄ　ｂｌ　）を以て量子化し、第１のス
テップ値ＱＩＩｔ−第２和Ｓ２の形成の沈め加算器１６
の入力側ゴに供給し、かつ、第１の残余（剰余）値ＱＩ
Ｆｔ−第２量子化回路２８に供給する。上記量子化回路
２日は端数の部分ＱＩＦ’？ステップ高さｂ２（ＱＩＦ
’＝　Ｑ２Ｉ　十Ｑ２Ｆ　＝　Ｑ２Ｉ　＋　ＱＩＦ　ｍ
ｏａ　ｂ２　）　を以て量子化し、第２ステツプ値Ｑ２
Ｉ　ｔ−第６和Ｓ６の形成のため第３加算、分離回路２
９．３０．３１に供給する。この回路２９．３０．３１
は先行のクロック周期にてその中で生じ九端数部分８３
Ｆと、先行のクロック周期にて生じ次第２ステツプ値Ｑ
２Ｉとから第６和５６１−形成し、これを第６の端数部
分Ｓ、５Ｆと、第３の整数部分８３１とに分解し、当該
第６整数部分から、第１　Ｉ）／Ａ変換器３２ｔ−用い
て比例するアナログ電圧Ｕｋ工全形成する。このアナロ
グ電圧は補償電圧Ｕｋの一部として、制御電圧と共に電
子的に同調可能な発振器１に供給される。

第２１！子化回路２８の第２剰余値Ｑ２Ｆはステップ高
さ１）３　ｔ−有する第３量子化回路３３に供給され、
この第３量子化回路は当該剰余値を第５図の例では詳細
には示してない第３の剰余値Ｑ５Ｆと、第６のステップ
値Ｑ３Ｉとに分割する。

第第４の加算、分離回路（これは第３のそれに類似する
）３４，３５．３６では先行のクロック周期にてその中
で生じ次第４の端数部分８４Ｆと、同じ゛く先行のクロ
ック周期にて生じた第３のステップ値Ｑ３Ｆとから第４
の和Ｓ４が形成さハ、これは第４の端数部分８４Ｆと、
第４の整数部分Ｓ４Ｉとに分解される。このＳ４Ｉは第
２Ｄ／Ａ変換器３Ｔによシ別の比例するアナログ電圧Ｕ
ｋ２に変換される。両アナログ電圧ＴＪｋ１゜Ｕｋ２は
周波数評価され、位相測定器３にニジ生ぜしぬられる制
御電圧Ｕａｔと共に、電子的に同調可能な発振器１に供
給される。

部分回路２８〜３７は全体で、１つのｒ）／Ａ変換器を
成し、この変換器ではデジタル側での増太さねたコスト
にニジアナログ側でのコストが低減される。端数部分Ｑ
ＩＦ’は高度に分解され、多数の並列線路を介して伝送
される。これに対して、整数部分Ｓ３工、　Ｓ４Ｉの伝
送には夫々、ｍんに１つの線路が必要とせられるに過ぎ
ない、それというのはｋんに２値の信号が用いられるの
みであり、それに工す、Ｄ／Ａ変換器３２　、３７全も
極めて簡単になるからである。

発明の効果 本発明に工れば、冒頭に述べた形式の装置において、高
い基量周波数及び大きな周波数分解能を以てコスト金低
減し、位相測定器出力側に現われる発振器制御電圧にお
けるノイズラインのる波除去を容易にし得る発生器全実
現できる。

【図面の簡単な説明】

第１図は本発明の上位概念による装置の基本接続図、第
２図は本発明の装置の基本接続図、第３図はパルス減算
器及び移相器を有する本発明の第１実施例のブロック接
続図、第４図はる渡されていないＶＣＯ制御電圧の交流
成分、及びシフトレジスタ１０の、位相測定器３に供給
される出力電圧の位相誤差時間経過の波形図、第５図は
迅速に切換制御される分局器を有する第２実施例のブロ
ック接続図、第６図は第５図の装置中に設けられている
微分回路２０の接続は第７図はロジック、計算機に１夛
制御される補償電圧発生を行なう第３図、第５図に示す
装置の実施例のブロック図構成の一部を示す路線図であ
る。 １・・・ｖｅｏ、２・・・ロジック、計算回路、３・・
・位相測定器、４・・・基準周波源、５．６・・・分局
器、７・・・減算器。 第２図

Claims (1)

1. 【特許請求の範囲】 １、位相制御ループ（ＰＬＬ）を具備しデジタル周波数
   調整設定を行なう発生器（シンセサイザ）であつて前記
   ＰＬＬでは電子的に調整可能な発振器（１）は出力周波
   数ｆａを有する出力信号を発生し、それの制御電圧をル
   ープフイルタ（８）を介して位相検出器（３）から受信
   するように構成されており、該位相比較器には２つの信
   号が供給され、該両信号のうち第１信号が著しく精確な
   基準周波ｆｒを有し、第２信号は前記発振器（１）の出
   力信号から、可調整分周比ｍを有する分周装置（６）を
   介して導出され、更に所望の出力周波数 ｆａの発生のために必要な一般に端数のある分周比 ｍ′＝ｆａ：ｆｒ＝ｍＩ＋ｍＦ を実現するため分周装置（６）の分周比ｍが、前記の端
   数のある分周比ｍ′の整数成分ｍＩに相応する基本調整
   度ｍ＝ｍＩに調整され、かつ、前記分周装置（６）の分
   周比ｍは値ｍ＝ｍＩ＋Ｉに一時的に切換えられ、前記の
   一時的切換は１つの先行のクロック周期において第１和
   Ｓ１＝Ｓ１Ｉ＋Ｓ１Ｆの整数部分Ｓ１Ｉが値１をとる際
   行なわれ、前記第１和は前記分周装置（６）の出力側に
   現われるパルスのタイミングで当該分周比ｍ′の端数部
   分ｍＦと、そのつど先行するクロロツク周期にて求めら
   れた端数部分Ｓ１Ｆ′とから形成されるようにし、それ
   により位相検出器（３）の出力電圧が鋸歯状に変動し、
   当該変動は抑圧されるようにしたものにおいて、前記分
   周装置（６）の出力側に現われるパルスのタイミングで
   （第２の）位相誤差和Ｓ２＝Ｓ２Ｉ＋Ｓ２Ｆが、先行ク
   ロツク周期にて求められた、第１和Ｓ１′の端数部分Ｓ
   １Ｆ′と、第２位相誤差和Ｓ２′の端数部分Ｓ２Ｆ′と
   の２つの端数部分から形成され（Ｓ２＝Ｓ１Ｆ′＋Ｓ２
   Ｆ′）更に、前記分周装置（６）の出力側にて現われる
   パルスが、前記の求められた位相誤差和の、固定位相値
   への到達の際又は当該固定位相値超過の際、固定位相値
   Ｓ２Ｉだけ遅延されるように構成されたことを特徴とす
   るデジタル的に周波数調整可能な発生器。 ２、分周装置（６）の出力側に現われるパルスは、整数
   部分Ｓ２Ｉが値Ｐを有する際ｐ・Ｔａだけ遅延され、又
   は、Ｓ２Ｉが零の際はパルスを遅延させない（ｐ＝正の
   整数、Ｔａ＝１／ｆａ）ように構成されている特許請求
   の範囲第１項記載の発生器。 ３、他方の（可調整の）分周装置（６、７）の出力側と
   、位相測定器（３）の一方の入力側との間に可調整の移
   相器（１０）が挿入接続されており、該移相器は発振器
   （１）の出力周波（ｆａ）でクロック制御されるシフト
   レジスタと、切換スイッチとから成り、該切換スイッチ
   により、位相測定器（３）の一方の入力側が、選択的に
   、値ｐだけ相離れている２つのシフトレジス段の出力側
   の１つと接続され、更に、ロジック、計算回路（２１）
   は切換スイッチを作動するように構成され、該切換スイ
   ッチの作動の構成は第２和が所定位相値ｐ２πより小さ
   い際は当該切換スイッチにより移相器がその比較的小さ
   い値に調整され、第２和Ｓ２が所定位相値に達するか又
   はこれを越えた際はｐ２πだけより大の値に調整される
   ようになされている特許請求の範囲第２項記載の発生器
   。 ４、ロジック、計算回路（２′）は位相測定器（３）の
   入力側に達するパルスの遅延のため、それの出力周波数
   ｆｔの２つの順次連続する周期期間のうち最初の周期の
   間はそのつど１度他方の分周装置（６′）の分周比ｍの
   値を、第１和Ｓ１の、整数部分Ｓ１Ｉの値により生じる
   値ｍＩないしｍＩ＋１に比して、１単位値分高め、かつ
   、それの第２番目の周期の間は１単位値分だけ低める（
   ｍ１＋Ｉ、ｍ１−ＩないしｍＩ＋２、ｍＩ）特許請求の
   範囲第２項記載の発生器。 ５、先行のクロック周期にて求められた第１の和Ｓ１の
   端数部分Ｓ１Ｆがステップ高さをｂ１で量子化され、（
   ＳＩＦ＝Ｑ１Ｉ＋Ｑ１Ｆ＝Ｑ１Ｉ＋Ｓ１Ｆｍｏｄｂ１）
   、さらに、第２和Ｓ２は第１のステップ値Ｑ１Ｉと、先
   行のクロック周期にて求められる第２和Ｓ２の端数部分
   Ｓ２Ｆとから形成され、さらに、第１の剰余値Ｑ１Ｆが
   ステップ高さｂ２で量子化され、（Ｑ１Ｆ＝Ｑ２Ｉ＋Ｑ
   ２Ｆ＝Ｑ２Ｉ＋Ｑ１Ｆｍｏｄｂ２）、更に、第３和Ｓ３
   は他方の分周装置（６ないし６′）の出力側に現われる
   パルスのタイミングで、第１剰余値 Ｑ１Ｆの第２ステップ値Ｑ２Ｉと、先行クロック周期内
   にて求められた第３の端数部分Ｓ３Ｆとから形成され該
   端数部分Ｓ３Ｆは先行クロック周期に形成された第３和
   の、第３整数部分 Ｓ３Ｉと第３端数部分Ｓ３Ｆとへの分解によつて形成さ
   れ、更に、第３整数部分Ｓ３Ｉから比例アナログ電圧Ｕ
   ＿ｋ＿１が形成され、補償電圧として制御電圧Ｕ＿ｓ＿
   ｔと共に、電子的に調整可能な発振器（１）に供給され
   る特許請求の範囲第２項記載の発生器。 ６、第２剰余値Ｑ２Ｆがステップ高さｂ３で量子化され
   （Ｑ２Ｆ＝Ｑ３Ｉ＋Ｑ３Ｆ＝Ｑ３Ｉ＋Ｑ２Ｆｍｏｄｂ３
   ）、第４和Ｓ４は他方の分周装置（６、６′）の出力側
   に現われるパルスのタイミングで、第２剰余値Ｑ２Ｆの
   第３ステップ値Ｑ３Ｉと、先行クロック周期にて求めら
   れた第４の端数部分Ｓ４Ｆとから形成され、該第４端数
   部分は先行クロック周期にて形成された第４和Ｓ４の、
   第４整数部分Ｓ４Ｉと第４端数部分Ｓ４Ｆへの分解によ
   つて形成され、更に、第４整数部分 Ｓ４Ｉからは比例アナログ電圧Ｕ＿ｋ＿２が形成され、
   補償電圧として、アナログ電圧Ｕ＿ｋ＿１と制御電圧Ｕ
   ＿ｓ＿ｔと共に電子的に調整可能な発振器（１）に供給
   される特許請求の範囲第５項記載の発生器。 ７、他方の分局装置は任意に調整可能な分周器（６′）
   とこれに対する調整装置（２０）とから構成され、前記
   調整装置により、それの分周比ｍを交互に、多数の異な
   る値に調整できる特許請求の範囲第２項記載の発生器。 ８、他方の分周装置は任意に可調整の分周器（６）と、
   これに前置接続の制御可能なパルス評価回路（７）（パ
   ルス減算器又はパルス加算器）とから成り、前記分周器
   は値ｍ＝ｍＩに調整され、前記評価回路は整数部分Ｓ１
   Ｉが値ｐを有するとき作動される特許請求の範囲第２項
   記載の発生器。 ９、第１和Ｓ１の整数部分Ｓ１Ｉに対する第１分離装置
   （１５）の出力側と、パルス減算器 （７）の入力側ないし加算器（２０）の入力側との間に
   、第２分周装置（６、７；６′）の出力周波ｆｔでクロ
   ック制御される別の中間メモリ（１４′）（Ｄ−フリッ
   プフロップ）が挿入接続されている特許請求の範囲第７
   項又は第８項記載の発生器。 １０、第２和Ｓ２に一定値Ｄが加算される特許請求の範
   囲第２項記載の発生器。