JPS62216058A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 （概要 産業上の利用分野 従来の技術と発明が解決しようとする問題点問題点を解
決するための手段 作用 実施例 発明の効果 〔概要〕 バッファ記憶装置（ＢＳ）を備えた。仮想記憶方式の情
報処理装置において、命令やオペランドを記憶する主記
憶装置（ＭＳ）を２組設け、咳主記憶装置（ＭＳ）に命
令や、オペランドが存在しなかった場合に行われる外部
記憶装置との間のデータの入れ換えの際に、該入れ換え
が命令の読み出しの際に発生したか、或いはオペランド
の読み出しの際に発生したかを識別するフラグレジスタ
（ＦＲ）を設けることにより、該データの入れ換えが命
令の読み出しであった場合には、第一の主記憶装置（Ｍ
Ｓ）をデータの入れ換えの対象とし、オペランドの読み
出しであった場合には、第二の主記憶装置（ＭＳ）をデ
ータの入れ換え対象とするようにしたものである。

〔産業上の利用分野〕

本発明は、バッファ記憶装置（ＢＳ）を備えた。仮想記
憶方式の情報処理装置に係り、特に主記憶装置（ＭＳ）
に命令やオペランドが存在しなかった場合の、主記憶装
置（ＭＳ）と外部記憶装置との間のデータの入れ換え方
式に関する。

近年、情報処理装置の高速化は著しいものがあり、数年
で２倍と云う処理速度の伸びが維持されている。この高
速化は半導体技術の進歩による所が大きいが、一方で方
式面、即ちアーキテクチュアの改良による部分も少なく
ない。

その一つとして、プログラムのアドレス分布の局所性に
着目したバッファ記憶（キャッシュメモリ）方式がある
。

更に、複数個の命令の実行をオーバラップさせて、パイ
プライン構造による演算装置の使用効率を向上させるパ
イプライン方式がある。

然しなから、１つの命令を実行する為には、命令フェッ
チと、オペランドフェッチとがあり、その競合制御を効
果的に行わないと、実質的な処理能力の向上が得られな
い問題がある。

そこで、上記バッファ記憶装置（ＢＳ）に対して、命令
用とオペランド用とを分ける方式が実用化されているが
、該バッファ記憶装置（ＢＳ）に必要とするデータが存
在しない場合には、主記憶装置（ＭＳ）からバッファ記
憶装置（ＢＳ）に必要とするデータを含むブロックをム
ーブインすることが行われる。

この際、該バッファ記憶装置（ＢＳ）と主記憶装置（Ｍ
Ｓ）との間のデータの授受が、例えば、スワップ方式の
場合、該ムーブインによってデータがバッファ記憶装置
（ＢＳ）に格納される際、該データで置換されるブロッ
クの、内容が主記憶装置（ＭＳ）の内容と異なっている
と、主記憶装置（ＭＳ）に対してバッファ記憶装置（Ｂ
Ｓ）の内容を書き込む動作が必要となり、上記パイプラ
イン制御に必要な命令の先行読み出しが待たされること
が起こる。

そこで、主記憶装置（ＭＳ）に対しても、命令用とオペ
ランド用とを分ける方式が考えられるが、仮想記憶方式
の情報処理装置においては、必要とする命令なり、オペ
ランドが主記憶装置（ＭＳ）上に存在しなかった場合に
は、外部記憶装置から命令。

又はオペランドを主記憶装置（ＭＳ）に転送（ベージイ
ン）する動作となる為、上記主記憶袋Ｚ　（ＭＳ）を命
令用と、オペランド用に分けて使用する方式に適合した
、該外部記憶装置から主記憶装置（ＭＳ）に対するデー
タ転送方式が要求される。

〔従来の技術と発明が解決しようとする問題点〕第２図
は従来の情報処理装置の高速化方式を説明する図であり
、（ａ　１　、　ａ２）は従来の情報処理装置の構成例
を示し、（ｂｌ、ｂ２．ｃ）は従来方式による命令の読
み出し時の問題点を説明するタイムチャートである。

先ず、情報処理装置の高速化を図る為の従来の方式面の
改良点について説明する。

一般に、情報処理装置における処理の流れとしては、記
憶装置より命令を読み出し、該読み出した命令を解読す
ると共に、オペランドのアドレスを計算し、更に該−計
算されたオペランドアドレスによって記憶装置よりオペ
ランドデータを読み出し当該命令を実行する。

この時、命令の種類によりオペランドとして、記憶装置
が不要なものから、オペランドの読み出しが１回、又は
２回必要なもの、更に書き込みが必要なもの等があり、
平均すると、記４．１装置を−命令当たり１回程度参照
する必要がある。

従って、該１回の命令を実行する為には、命令の読み出
しと、オペランドの読み出し、又は書き込みの計２回の
記憶装置に対するアクセスが必要となる。

大型の情報処理装置における記憶装置は、高速小容量の
バッファ記憶装置（ＢＳ）と、低速大容量の主記憶装置
（ＭＳ）とに分かれており、該バッファ記憶装置（ＢＳ
）に所望のデータが存在した場合には、当該情報処理装
置の１マシンサイクル（τ）で命令の読み出しが可能と
なっているのが一般的である。

これは、プログラムのアドレス分布の局所性に着目して
、命令の読み出しアドレスの近傍のブロックを、高速の
バッファ記憶装置（ＢＳ）にムーブインしておき、該バ
ッファ記憶装置（ＢＳ）から読み出すことにより、実質
的なアクセスタイムの短縮化を図る方式である。

更に、パイプライン方式の採用等により、１命令の実行
時間をより１τに近づける努力がなされているが、上記
バッファ記憶装置（ＢＳ）が１つしか存在せず、１つの
命令に、平均２回のバッファ記憶装置（ＢＳ）に対する
アクセスがあると、１命令の実行時間を２τ以下にする
ことができない。

そこで、上記バッファ記憶装置（ＢＳ）を２組設ける方
式が考えられた。

本図（ａｌ）はバッファ記憶装置（ＢＳ）を２組設けて
いる情報処理装置の構成例を示している。

今、処理装置１がバス３０を介して命令用バッファ記憶
装置（ＢＳ）　２から１命令読み出して、該命令を解読
すると共に、オペランドのアドレスを計算して、バス３
１を介して、オペランド用バッファ記憶装置（ＢＳ）　
３よりオペランドを読み出し、所定の命令を実行すると
する。

この場合、該オペランドの読み出しが１回で済む場合を
考えると、バッファ記憶装置（ＢＳ）が１つの場合には
、本図（ｂｌ）で示したように、１つの命令を実行する
のに２τ必要であったものが、命令用と、オペランド用
の２組設けることにより、（ｂ２）で示すように実ｔｌ
τで済ますことができるようになる。

以上は、必要とするデータが、当該バッファ記憶装置（
ＢＳ）　２．３に必ず存在する場合の動作であるが、必
要とするデータが当該バッファ記憶装置（ＢＳ）　２．
３に存在しない場合には、バス３２．３３を通して、記
憶制御装置（ＭＣＵ）　４に読み出し指令を送出し、所
望のデータを主記憶装置（ＭＳ）　５から読み出すこと
　（ムーブイン）を行う。

この場合、バッファ記憶装置（ＢＳ）　２．３と主記憶
装置（ＭＳ）　５との間のデータの授受がスワップ方式
で行われていると、（ｃ）図に示すように、命令１のオ
ペランド読み出しが主記憶装Ｗ（ＭＳ）　５に対して行
われ、読み出されたデータをバッファ記憶装置（ＢＳ）
３に格納する時、該データで置換される場所の内容が、
主記憶装置（ＭＳ）　５の内容と異なっていた場合、当
該バッファ記憶装置（ＢＳ）　３に格納されていた内容
を主記憶装置（ＭＳ）　５に戻す動作が実行される。

つまり、主記憶装ｆｆｌ（ＭＳ）　５に対して、書き込
み動作が発生し、主記憶装置（ＭＳ）　５に対するビジ
ータイムは、Ｂ点迄延ばされてしまうことになる。

従って、引き続く命令２がやはリバッファ記憶装置（Ｂ
Ｓ）　２になかった場合には、Ａ点で発生した命令読み
出し指令がＢ点迄待たされる事が起こる。

上記命令１のオペランド読み出しの後に、上記の書き込
み動作が入らなかった場合でも、命令２の読み出しはＡ
゛点迄待たされることになる。

このことは、ストアスル一方式のバッファ記憶装置（Ｂ
Ｓ）を用いた場合においても、同様のことが起きてしま
う。

以上、詳細に説明してきたように、バッファ記憶装置（
ＢＳ）を２組設け、命令用と、オペランド用の読み出し
の際に生じる競合を防いでも、１組の主記憶装置（ＭＳ
）に対するアクセスが生じた場合には、依然として競合
が発生してしまうと云う問題があった。

この問題を防ぐ為には、主記憶装置（ＭＳ）　５に対し
ても、命令用と、オペランド用とに分ける方式％式％ 然しなから、これから述べる従来の仮想記憶方式の情報
処理装置においては、主記憶装置（ＭＳ）を命令用と、
オペランド用とに分けることができない。

先ず、（ａ２）図において、１〜５は上記（ａｌ）図と
同じ物であり、７が本仮想記憶方式に必要なアドレス変
換バッファ（ＴＬＢ）であり、仮想記憶アドレスから実
記憶アドレスへの変換を高速に行う為のものである。

上記仮想記憶方式は、主記憶装置（ＭＳ）　５の大きさ
をプログラマに意識させることなく、自由にプログラミ
ングを可能にする為の一つの方式であり、現在では殆ど
の情報処理装置に使用されている。

この仮想記憶方式の場合、処理装置１はこの仮想記憶上
のアドレスで動作しているが、実際のバッファ記憶装置
（ＢＳ）　２．３や、主記憶装置（ＭＳ）　５からデー
タを取り出す場合には、該仮想アドレスから実アドレス
に変換する必要がある。

このアドレス変換の為には、特別な変換テーブル（セグ
メントテーブルと、ページテーブルからなっている）が
必要であり、この変換テーブルによる変換結果のアドレ
ス変換対（これも、プログラムアドレスの分布の局所性
から、例えば、１２８語程皮膜けることにより、実用的
なヒント率が得られる）が、上記アドレス変換バッファ
（ＴＬＢ）　７に格納されている。

該アドレス変換バッファ（ＴＬＢ）　７に無い残りのテ
ーブルは、一般的には主記憶装置（ＭＳ）　５上に設け
られている。この変換テーブルは、仮想アドレスから実
アドレスへの変換の他に、処理装置１が要求している仮
想アドレスの内容が主記憶装置（ＭＳ）　５に存在する
かどうかを示すフラグも有している。

この仮想記憶は実記憶に比較して非常に大きいものであ
り、実記憶上に無いデータは図示していない、ディスク
バック装置等の補助記憶装置に格納されている。

今、処理装置１より命令の読み出し指令がでると、上記
アドレス変換バッファ（ＴＬＢ）　７が検索されて、変
換対があるかどうかの探査が行われ、若し、該アドレス
変換バッファ（ＴＬＢ）　７に変換対が無かった場合に
は、主記憶装置（ＭＳ）　５上にある変換テーブルが参
照され、上記フラグが所望するデータが当該主記憶装置
（ＭＳ）　５上には無いことを示していると、ハードウ
ェアによる通常のアドレス変換動作は中止され、例えば
、制御プログラムによる動的アドレス変換（ＤＡＴ）動
作に移るように機能する。

ここで、該制御プログラムは処理装置１が要求している
仮想アドレス上のデータを、図示していない補助記憶装
置から読み出し、主記憶装置（ＭＳ）５上に、ある纏ま
った大きさ　（この単位をページと呼んでおり、該読み
出し動作をページインと云う）でページインする動作を
行う。

この移し換えの動作の為には、既に主記憶装置（ＭＳ）
　５上に存在するあるページを、上記補助記憶装置に戻
すか、又は当該ページの内容が一度も変更されていない
場合には消去されるように動作する。

上記制御プログラムは、この戻されるか、或いは消去さ
れるページの選択方法として、一般的には公知のＬＲＵ
法を用いる。

つまり、実記憶上の総てのページに対して、過去の参照
履歴を示したテーブル（ページ枠テーブルと云う）を持
ち、このテーブルにより、最も参照された時刻が古いペ
ージを選択し、上記主記憶装置（ＭＳ）　５への戻しの
対象としている。

上記制御プログラムは、このようにして、主記憶装置（
ＭＳ）　５上に空きページを作り、上記処理装置１が要
求している仮想アドレス上のデータを、咳主記憶装置（
ＭＳ）　Ｓ上に移すと共に、上記変換テーブルの内容を
書き替えた後、制御を処理装置１に戻すように機能する
。

ここで、処理装置１では、再び元の仮想記憶アドレスで
読み出し指令を出すと、この時点においては、既に咳主
記憶装置（ＭＳ）　５上に所望のデータが存在するので
、上記変換テーブルによる実アドレス変換の処理を経て
、当該命令を読み出すことができる。

然るに、上記主記憶袋？！！（ＭＳ）　５に対するアク
セス動作においては、特に命令用、オペランド用の区別
がない為、この従来の仮想記憶方式による情報処理装置
においては、上記（ｃ）図で説明した命令１に対する命
令２の待ち合わせが生じる問題を回避できないと云う問
題があった。

本発明は上記従来の欠点に鑑み、仮想記憶方式の情報処
理装置における主記憶装置（ＭＳ）上においても、命令
とオペランドの読み出しの際に発生する競合を防止し、
より高性能な情報処理装置を提供することを目的とする
ものである。

〔問題点を解決するための手段〕

第１図は本発明の構成を示した図である。

本発明においては、処理袋組から命令やオペランドを読
み出す際に、仮想記憶アドレスにてアドレッシングを行
い、該仮想記憶アドレスを実アドレスに変換して、主記
憶装置（ＭＳ）　５　、又はバッファ記憶装置（ＢＳ）
　２．３より、命令や、オペランドを読み出して、該命
令を実行し、該処理装置１が所望する命令やオペランド
が主記憶装置（ＭＳ）　５に存在しない場合、外部記憶
装置と主記憶装置（ＭＳ）５との間で、あるブロック単
位でデータの入れ換えを行う仮想記憶方式を用いた情報
処理装置において、命令や、オペランドを記憶する主記
憶装置（ＭＳ）を２組（５，６）設け、上記データの入
れ換えが生じた際に、例えば、処理装置１が命令の読み
出しにより発生したか、或いはオペランドの読み出しに
より発生したかを識別するフラグレジスタ（ＦＲ）　８
によりＬＬ！し、命令の読み出しであった場合には、第
一の主記憶装置（ＭＳ）　５を該データの入れ換え対象
とし、オペランドの読み出しであった場合には、第二の
主記憶装置（ＭＳ）　６をデータの入れ換え対象とする
ように構成する。

〔作用〕

即ち、本発明によれば、バッファ記憶袋Ｗ　（ＢＳ）を
備えた。仮想記憶方式の情報処理装置において、命令や
オペランドを記憶する主記憶袋Ｗ　（ＭＳ）を２組設け
、該主記憶装置（ＭＳ）に命令や、オペランドが存在し
なかった際に行われる外部記憶装置との間のデータの入
れ換えの際に、該入れ換えが命令の読み出しの際に発生
したか、或いはオペランドの読み出しの際に発生したか
を識別するフラグレジスタ（ＦＲ）を設けることにより
、該データの入れ換えが命令の読み出しであった場合に
は、第一の主記憶装置（ＭＳ）をデータの入れ換えの対
象とし、オペランドの読み出しであった場合には、第二
の主記憶装置（ＭＳ）をデータの入れ換え対象とするよ
うにしたものであるので、主記憶装置（ＭＳ）において
命令とオペランドの読み出しの際に発生する競合を防止
し、より高性能な仮想記憶方式の情報処理装置が得られ
る効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が、本発明の一実施例をブロック図で示し
たものであり、フラグレジスタ（ＦＲ）８．及び２組の
主記憶装置（ＭＳ）　５．６が本発明を実施するのに必
要な手段である。尚、全図を通して同じ符号は同じ対象
物を示している。

先ず、処理装置１より命令の読み出し指令が出されて、
前述の変換テーブルが参照され、主記憶装置（ＭＳ）　
５．６上に、所望のデータが存在しないと判明した場合
、上記フラグレジスタ（ＦＲ）　８の該当ビットを′１
゛にセットした後、アドレス変換処理は中止され、動的
アドレス変換処理（ＤＡＴ）の為の制御プログラムに制
御が移される。

該制御プログラムでは、上記フラグレジスタ（ＦＲ）　
８の内容を読み、これから行う仮想記憶アドレス上のデ
ータを補助記憶より読み出し、主記憶装置（ＭＳ）　５
上にベージインする移し換えが、命令の読み出しで起こ
っていることを認識する。

本発明においては、上記主記憶装置（ＭＳ）　５は、例
えば、命令用に、主記憶装置（ＭＳ）　６はオペランド
用に決めておき、前述のページ枠テーブルも、第一の主
記憶装置（ＭＳ）　５．及び第二の主記憶装置（ＭＳ）
　６用として、それぞれ別のテーブルを持つように構成
しておく。

上記主記憶装置（ＭＳ）に対するデータ移し換えの為の
制御プログラムは、該移し換え作業が命令側で起きてい
ることを認識しているので、補助記憶装置に戻すか、或
いは消去するページの選択を、当該第一の主記憶装置（
ＭＳ）　５　（即ち、命令用）用のページ枠テーブルを
選択し、前述のＬＲＵ法によって、対象ページを選択す
るように機能する。

その後、該第−の主記憶装置（ＭＳ）　５の空いたペー
ジに、図示していない補助記憶装置から処理装置１が所
望している命令を移し換える。

′　　同様にして、処理装置１がオペランド読み出しを
行っている場合には、第二の主記憶装置（ＭＳ）　６用
のページ枠テーブルを選択し、空きページに当該処理装
置１が所望しているオペランドデータを移し換えるよう
に動作する。

このようにして、主記憶装置（ＭＳ）　５．６でのデー
タの移し換え処理を繰り返していくと、第一の主記憶装
置（ＭＳ）　５の殆どの領域には命令が格納され、第二
の主記憶装置（ＭＳ）　６にはオペランドが格納される
ようになる。

以上、詳細に説明してきたように、命令と、オペランド
とを、独立に動作できる別々の主記憶装置（ＭＳ）　５
．６に格納してしまうことにより、第２図（ｃ）で説明
した命令１のオペランドの読み出しと。

該オペランド読み出しに伴う書き込みを、第二の主記憶
装ｆｆ（ＭＳ）　６で実行している時、バス３ｏ、３０
’　、　３２．３４を通して、第一の主記憶装置（ＭＳ
）　５に対して、命令２の命令読み出し動作を実行する
ことができ、より高速な処理が可能となる。

本実施例においては、バッファ記憶装置（ＢＳ）を２組
設けた例で説明したが、本発明の趣旨がら考えて、該バ
ッファ記憶装置（ＢＳ）が１組しが無い場合にも適用で
きることは云う迄もないことである。

又、本発明を実施するのに必要なフラグレジスタ（ＦＲ
）　８を、アクセス元の処理装置１が見て、主記憶装ｆ
（ＭＳ）　５．６に対するデータの入れ換えが、命令の
読み出しにより発生したか、或いはオペランドの読み出
しにより発生したかを判断する例で説明したが、該フラ
グレジスタ（ＦＲ）　８の特性から考えて、必ずしも、
該アクセス元の処理装置１が見なくても良いことは明ら
かである。

このように、本発明は、仮想記憶方式の情報処理装置に
おいて、命令や、オペランドを記憶する主記憶装置（Ｍ
Ｓ）を２組設けると共に、該主記憶装置（ＭＳ）に対す
るデータの入れ換えが、命令の読み出しにより発生した
か、或いはオペランドの読み出しにより発生したかを識
別するフラレジスタ（ＦＲ）を設けて、咳主記憶装置（
ＭＳ）に対する動的アドレス変換（ＤＡＴ）の際、該フ
ラグレジスタ（ＦＲ）の内容に従って、補助記憶装置か
ら読み出したデータを、上記２組の主記憶装置（ＭＳ）
の何れかに選択的に格納するようにして、咳主記憶装置
（ＭＳ）上におけるオペランドアクセスと命令アクセス
との競合を防止するようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明の情報処理装置は
、バッファ記憶袋ｆ　（ＢＳ）を備えた。仮想記憶方式
の情報処理装置において、命令やオペランドを記憶する
主記憶装置（ＭＳ）を２組設け、咳主記憶装置（ＭＳ）
に命令や、オペランドが存在しなかった際に行われる外
部記憶装置との間のデータの入れ換えの際に、該入れ換
えが命令の読み出しの際に発生したか、或いはオペラン
ドの読み出しの際に発生したかを識別するフラグレジス
タ（ＦＲ）を設けることにより、該データの入れ換えが
命令の読み出しであった場合には、第一の主記憶装置（
ＭＳ）をデータの入れ換えの対象とし、オペランドの読
み出しであった場合には、第二の主記憶装置（ＭＳ）を
データの入れ換え対象とするようにしたものであるので
、主記憶装置（ＭＳ）において命令とオペランドの読み
出しの際に発生する競合を防止し、より高性能な仮想記
憶方式の情報処理装置が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の構成を示した図。 第２図は従来の情報処理装置の高速化方式を説明する図 である。 図面において、 １は処理装置。 ２．３はバッファ記憶装置（ＢＳ） ４は記憶制御装置（門ＣＵ）　。 ５は第一の主記憶装置（ＭＳ）。 ６は第二の主記憶装置（ＭＳ）。 ７はアドレス変換バッファ（ＴＬＩ３）　。 ８はフラグレジスタ（ＦＲ）　。 ３０．３１．３０’　、３１’　、３２．３３．３４．
３５はバス。 をそれぞれ示す。 とバ 本命ＩＢＭ　ｉｐ＞　１１４ｑ　ｔ　示Ｌ　／−；６滲
　１　図 （ａｆ） Ｌ　未ｅｖ＠°＠に’！−’１．！ｔ　Ｑ　＆　ｄ　Ｌ
ＮＫ’ｉ＠Ｆ！、Σｉ−ｔ、５ｆｆｉ寥　２　固　（−
＋の１） ＜ｂｔノ （ｂ２） （Ｃ） がＡ−・輛処理鳩】）亀シζ方式左縦明１ろ■窪、２　
　ｆｆｉ　　（峙の２） 手続補正書（自発） 昭和　　年　　月　　口 ６１、７．２３ ３、　ｌ＋ｎ正をする者 ・旧↑との関係　　　　　特許出願人 ｆ１所　神奈川県用崎市中原区１４−１．１１中１０１
５番地（５２２）名称富士通株式会社 ４、代　　理　　人　　　　　１ｉ所　神奈川県川崎市
中原区上小１１１中１０１！Ｊ地富士通株式会社内 本願明細書の第２１頁１１行目の後に次文を挿入する。 「尚、上記２組の主記憶装置５．６は物理的に独立に構
成きれた２台の記憶装置でもよいが、一般に主記憶装置
はアクセスのスループットを向上するため、アドレス・
インタリープされた複数のバンクで構成されているので
、それら複数バンクを２群に分けて夫々を上記第一、第
二の主記憶装置として利用してもよい。」 ７′・

Claims (1)

1. 【特許請求の範囲】 処理装置（１）から命令やオペランドを読み出す際に、
   仮想記憶アドレスにてアドレッシングを行い、該仮想記
   憶アドレスを実アドレスに変換して、主記憶装置（ＭＳ
   ）（５）、又はバッファ記憶装置（ＢＳ）（２、３）よ
   り、命令や、オペランドを読み出して、該命令を実行し
   、該処理装置（１）が所望する命令やオペランドが主記
   憶装置（ＭＳ）（５）に存在しない場合、外部記憶装置
   と主記憶装置（ＭＳ）（５）との間で、あるブロック単
   位でデータの入れ換えを行う仮想記憶方式を用いた情報
   処理装置において、 上記処理装置（１）より、命令の読み出し指令が出され
   て、主記憶装置（ＭＳ）（５）上に所望のデータが存在
   しないと判明したとき‘１’にセットされるフラグレジ
   スタ（ＦＲ）（８）と、 命令や、オペランドを記憶する主記憶装置（ＭＳ）を２
   組（５、６）設け、 上記データの入れ換えが生じた際に、上記フラグレジス
   タ（ＦＲ）８により、該入れ換えが命令の読み出しによ
   り発生したか、或いはオペランドの読み出しにより発生
   したかを認識し、 命令の読み出しであった場合には、第一の主記憶装置（
   ＭＳ）（５）を該データの入れ換え対象とし、オペラン
   ドの読み出しであった場合には、第二の主記憶装置（Ｍ
   Ｓ）（６）をデータの入れ換え対象とする機能を備えた
   ことを特徴とする情報処理装置。