JPS6221324A - Logic integrated circuit - Google Patents
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は電界効果トランジスタを用いた高速。[Detailed description of the invention] "Industrial application field" This invention uses field-effect transistors to achieve high speed.
低消費電力、高製造歩留まりの論理集積回路に関する。Related to logic integrated circuits with low power consumption and high manufacturing yield.
「従来の技術」
従来、電界効果トランジスタ(FET)と負荷とにより
構成される電流切換形回路を内部ゲートとして用いる論
理集積回路の基本ゲート(例えばインバータ回路)とし
ては、第10図に示すように、1つの入力端子Iおよび
1つの出力端子Qを有し、また、直流基準電圧V re
fを有するものが一般的に使用されていた。"Prior Art" Conventionally, basic gates (for example, inverter circuits) of logic integrated circuits that use current switching circuits composed of field effect transistors (FETs) and loads as internal gates are as shown in FIG. , has one input terminal I and one output terminal Q, and has a DC reference voltage V re
Those with f were commonly used.
[発明が解決しようとする問題点」
この発明は、上述した従来のゲート回路を用いた論理集
積回路よりもさらに高速、低消費電力かつ高製造歩留ま
りの論理集積回路を提供することを目的としている。[Problems to be Solved by the Invention] The purpose of the present invention is to provide a logic integrated circuit that is faster, consumes less power, and has a higher manufacturing yield than the logic integrated circuit using the conventional gate circuit described above. .
「問題点を解決するための手段」
この発明は、相数変換回路を除く総てのゲート回路を、
正相と逆相とからなる一対の入力信号によって駆動され
、正相と逆相とからなる一対の出力信号を出力するゲー
ト回路によって構成したことを特徴としている。"Means for solving the problem" This invention solves all gate circuits except the phase number conversion circuit.
It is characterized by being configured with a gate circuit that is driven by a pair of input signals having a positive phase and a negative phase, and outputting a pair of output signals having a positive phase and a negative phase.
「実施例」
以下、図面を参照して本発明の実施例について説明する
。まず、この発明による論理集積回路において用いられ
る基本ゲート回路(インバータ回路)の構成を第1図に
示す。この図に」;9いてt、Tは各々入力端子、Q、
Qは各々出力端子、第1〜第7はFET、R7,)”(
2は負荷抵抗テアリ、マタ、VcsはPET−第5〜T
7のゲート電圧、Vssは電源電圧である。このような
構成において、入力端子I、Tに各々位相が180°異
なる信号を印加すると、これらの信号が各々FET−T
l、第2からなる差動回路によって反転増幅され、次い
でFET−第3.第6からなるレベルソフト用のソース
フォロア回路およびFET−第4.第7からなる同ソー
スフォロア回路によって増幅され、出力端子Q、Qから
出力される。この場合、出力端子Q、Qから出力される
信号は各々位相が180°顕なろ。なお、1?ET−第
5は定?li t&回路を構成するFETである。"Example" Hereinafter, an example of the present invention will be described with reference to the drawings. First, FIG. 1 shows the configuration of a basic gate circuit (inverter circuit) used in a logic integrated circuit according to the present invention. In this figure, t, T are input terminals, Q,
Q is each output terminal, 1st to 7th are FET, R7, )"(
2 is the load resistance, mata, Vcs is PET-5th to T
7, the gate voltage Vss is the power supply voltage. In such a configuration, when signals having phases different by 180° are applied to the input terminals I and T, these signals are applied to the input terminals I and T respectively.
1, the second differential circuit is inverted and amplified, and then the FET-third . Source follower circuit and FET for level soft consisting of 6th - 4th. The signal is amplified by the seventh source follower circuit and output from output terminals Q and Q. In this case, the signals output from output terminals Q and Q each have a phase of 180 degrees. Furthermore, 1? ET-Is the fifth fixed? This is a FET that constitutes the lit & circuit.
次に、この発明の第1の実施例について説明4″る。第
2図はこの発明の第1の実施例の構成を示すブロック図
であり、この図に示す回路は、入力信号A−Fに対し、
次の論理演算出力を得る回路である。Next, the first embodiment of the present invention will be explained. Fig. 2 is a block diagram showing the configuration of the first embodiment of the present invention. For,
This is a circuit that obtains the following logic operation output.
(A+ii→−C)・(D十E+F)・・・・・(1)
第2図において、1〜6は各々学■の信号を両相の信号
に変換するl 411・両相変換回路、7.8は各々両
+11人力5両相出力のj3人人力ア回路、9は両相入
力1両相出力の2人力アンド回路、10は両相人力を単
相出力に変換4゛る両相・単(目変換回路である。なお
、図における実線は正相、破線は逆相の信号線を示す。(A+ii→-C)・(D1E+F)・・・・(1)
In Fig. 2, 1 to 6 are 411/double-phase conversion circuits that each convert a signal of the school into a signal of both phases, 7.8 is a j3-man power circuit with two-phase output, 9 10 is a double-phase/single-phase conversion circuit that converts double-phase input to single-phase output. 10 is a double-phase/single-phase conversion circuit that converts double-phase input to single-phase output. In the figure, the solid line is the positive phase, and the broken line is the Indicates a signal line with opposite phase.
この図に示すように、本発明の論理集積回路においては
、一点鎖線内部のゲート回路が全て両相入力1両相出力
のゲート回路によって構成されている。なお、第2図の
実施例においては、単相・両相変換回路1〜6および両
相・単相変換回路lOを設けているか、入出力回路を含
め集積回路全体を両用で動作さり”ることも勿論可能で
ある。As shown in this figure, in the logic integrated circuit of the present invention, all the gate circuits inside the one-dot-dashed line are constituted by two-phase input and one-two-phase output gate circuits. In the embodiment shown in Fig. 2, single-phase/double-phase conversion circuits 1 to 6 and dual-phase/single-phase conversion circuits 10 are provided, or the entire integrated circuit including the input/output circuit is operated for dual use. Of course, this is also possible.
第3図〜第6図は各々、上述した噴用・両III変換回
路1〜6.3人力オア回路7,8.2人力アンド回路9
、両相・単相変換回路10の具体的構成例を示す回路図
である。この場合、第・1図1第5図における符号L
Sはダイオードまたは抵抗(、。Figures 3 to 6 respectively show the above-mentioned injection/double III conversion circuits 1 to 6.3 human power OR circuit 7, 8.2 human power AND circuit 9.
, is a circuit diagram showing a specific configuration example of a dual-phase/single-phase conversion circuit 10. FIG. In this case, the symbol L in Fig. 1, Fig. 5
S is a diode or a resistor (,.
よって構成されるレベルソフト用路であり、また、第6
図におけろ13は、外部回路と接続する同軸ケーブル等
の接続線、・抵抗14.15は外部回路の入力端に接続
される入力抵抗(EC1,、レベルの場合)である。Therefore, it is a level soft path composed of
In the figure, 13 is a connection line such as a coaxial cable that connects to an external circuit, and resistors 14 and 15 are input resistors (in the case of level EC1) connected to the input end of the external circuit.
第7図〜第9図は各々、この発明の第2〜第4の実施例
の+14成を示す回路図であり、第7図は排他的論理和
回路、第8図はD型フリップフロップ回路、第9図は4
−1セレクタ回路である。なお、これらの回路はmなる
一例にすぎず、本発明が他の種々の論理回路に適用でき
ることは勿論である。7 to 9 are circuit diagrams showing +14 configurations of the second to fourth embodiments of the present invention, respectively, in which FIG. 7 is an exclusive OR circuit, and FIG. 8 is a D-type flip-flop circuit. , Figure 9 is 4
-1 selector circuit. Note that these circuits are only examples, and the present invention can of course be applied to various other logic circuits.
「発明の効果−1 この発明によれば、従来のものに比較し、高速。“Effects of invention-1 According to this invention, it is faster than the conventional one.
低消費電力、高製造歩留まりなる効果を得ることができ
る。以下この理由を、第1図の基本ゲート回路を例にと
り、第10図に示す従来回路との比較の」二で説明する
。The effects of low power consumption and high manufacturing yield can be obtained. The reason for this will be explained below in a comparison with the conventional circuit shown in FIG. 10 using the basic gate circuit shown in FIG. 1 as an example.
■高速性 第11図に従来回路の入出力伝達特性を示す。■High speed FIG. 11 shows the input/output transfer characteristics of the conventional circuit.
この図は、第10図のA点の電位の変化および出力端子
Qの電位の変化を各々実線L Iおよび破線L2によっ
て示している。この伝達特性を特徴τ「ける論理振幅お
よび入力不確定電圧幅をそれぞれIV(281,△Vi
nとすると、IV(!slは次式によって決定される。In this figure, the change in the potential at point A and the change in the potential at the output terminal Q in FIG. 10 are shown by a solid line LI and a broken line L2, respectively. The logic amplitude and input uncertainty voltage width, which characterize this transfer characteristic τ, are IV (281, △Vi
When n, IV(!sl is determined by the following formula.
l VQsl −l R+x I 、l=R,・I、
・・・・・(2)
ここで、R,は負荷抵抗の値であり、上だ、1゜は定電
流回路を構成4゛るFET・′r、1のT流である。一
方、△Vinは次式によって決定さA1ろ。l VQsl −l R+x I, l=R,・I,
(2) Here, R is the value of the load resistance, and 1° is the T current of the FET 4'r,1 that constitutes the constant current circuit. On the other hand, ΔVin is determined by the following formula A1.
△V in= 2 (V qson−V th)□・−
(3)ここで、V 9sonは、第10図のPET−T
I。△V in= 2 (V qson-V th) □・-
(3) Here, V9son is PET-T in FIG.
I.
第2において電流)1が流れるために必要なゲート・ソ
ース間電圧である。第12図にiA11とV @son
との関係を示す。また、vthはしきい値電圧である。The second is the gate-source voltage required for the current ()1 to flow. Figure 12 shows iA11 and V@son.
Indicates the relationship between Further, vth is a threshold voltage.
なお、簡単のために、I” E i”・1゛l。For simplicity, I” E i”・1゛l.
第2.第4のゲート幅は同一であるとし、W9であると
する。Second. It is assumed that the fourth gate width is the same and is W9.
ところで、論理回路においては、次の第(4)式によっ
て定義されるゲインGが、第(5)式を11にム二して
いなければならない。By the way, in the logic circuit, the gain G defined by the following equation (4) must be equal to the equation (5) equal to 11.
G=lV+2sl/△V in−−(4)G≧1・・・
・・・(5)
したがって、第1O図の従来回路においては、負荷抵抗
R+が次式を満足しなければならない。G=lV+2sl/△V in--(4) G≧1...
(5) Therefore, in the conventional circuit shown in FIG. 1O, the load resistance R+ must satisfy the following equation.
R5≧2(V9son−Vth)/ I +・−・・(
6)一方、第1図の回路の場合は、1VQs1.△Vi
nが各々次式で表される。R5≧2(V9son-Vth)/I +・−・・(
6) On the other hand, in the case of the circuit shown in FIG. 1, 1VQs1. △Vi
Each n is expressed by the following formula.
l V12Sl =Rzl 、・・・・・・(7)△V
in= V 9son −V Lh・・・−(8)こ
れらの第(7)式、第(8)式を上記(4)式に代入し
、次いで(5)式に代入すると、
R7≧(V gson −V th)/ I +−−(
9)なる式が得られる。l V12Sl = Rzl ,...(7)△V
in=V9son-VLh...-(8) Substituting these equations (7) and (8) into equation (4) above, and then into equation (5), R7≧(V gson -V th)/I +--(
9) is obtained.
しかして、この第(9)式と前記第(6)式とを比較す
れば明らかなように、第1O図の従来回路は、第1図の
回路に比較し、負荷抵抗の値が2倍となり、この結果、
負荷抵抗に接続される容量(第1θ図の場合は、I?’
ET −T 3の入力容量、第1図の場合はFET−T
3.T4の入力容量)を駆動する時定数が2倍となる。As is clear from comparing this equation (9) and the above equation (6), the conventional circuit shown in Fig. 1O has twice the value of the load resistance compared to the circuit shown in Fig. 1. As a result,
The capacitance connected to the load resistance (I?' in the case of Figure 1θ)
Input capacitance of ET-T 3, FET-T in the case of Figure 1
3. The time constant for driving the input capacitance of T4 is doubled.
すなわち、第1図の回路は、第1O図の従来回路より応
答速度が速い。That is, the circuit of FIG. 1 has a faster response speed than the conventional circuit of FIG. 1O.
なお、第13図に第1図の回路の入出力伝達特性を示す
。この図において、実線L 3は第1図の点Aの電位を
、一点鎖線L4は出力端子Qの電位を示す。Incidentally, FIG. 13 shows the input/output transfer characteristics of the circuit of FIG. 1. In this figure, a solid line L3 indicates the potential at point A in FIG. 1, and a dashed line L4 indicates the potential at the output terminal Q.
■低消費電力
第1O図または第1図の電流切換形回路が高速に動作す
る条件(ゲート・ドレイン間容量C9dが小さい領域)
として、FET−TlおよびT2のドレイン・ソース間
電圧V ds、ゲート・ソース間電圧V9s、しきい値
電圧vthが次式の関係を持つことが必要である。■Low power consumption Conditions for the high-speed operation of the current switching circuit in Figure 1O or Figure 1 (region where the gate-drain capacitance C9d is small)
It is necessary that the drain-source voltage V ds, gate-source voltage V9s, and threshold voltage vth of FET-Tl and T2 have the following relationship.
V ds> V gs −V th−・= (10)し
たがって、第1O図の従来回路が、動作時の全ての状態
において第(lO)式を満足するためには、基準電圧V
refが次式を満足する必要がある。V ds> V gs −V th−・= (10) Therefore, in order for the conventional circuit shown in FIG. 1O to satisfy equation (lO) in all operating states, the reference voltage V
ref needs to satisfy the following equation.
V ref≦−(1、51VCsl −Vth)−−(
11)いま、FET−T1.T2.T4が同一特性(ゲ
ート幅、V th、 19sonが同一)を有し、か
つ、G=1と仮定すると、(2)、(3)、(4)、(
11)式より、
V ref≦−(1、5・2(Vcs−Vth)−Vt
h)= (3Vcs−4Vth)・−(12)なる
式が得られる。いま、この(12)式が等号の場合を考
えると、FET −T 2がオン状態の場合、第1O図
の0点の電位Vcは次式となる。V ref≦−(1,51VCsl−Vth)−−(
11) Now, FET-T1. T2. Assuming that T4 has the same characteristics (same gate width, V th, and 19son) and that G=1, (2), (3), (4), (
From formula 11), V ref≦-(1,5・2(Vcs-Vth)-Vt
h)=(3Vcs-4Vth)·-(12) is obtained. Now, considering the case where this equation (12) has an equal sign, when FET -T 2 is in the on state, the potential Vc at the 0 point in FIG. 1O becomes the following equation.
V c= V ref −V cs
−−4(Vcs−Vth)・=・(l 3)PET−T
4に(lO)式を適用すると、電源電圧Vssは次式で
ある必要がある。V c= V ref −V cs −−4(Vcs−Vth)・=・(l 3)PET-T
When formula (lO) is applied to 4, the power supply voltage Vss needs to be as follows.
Vss≦V c −(V cs −V Lh)−一5(
Vcs−Vth)・・=・・(14)一方、第1図の回
路においては、動作時の全ての状態において(10)式
を満足するVssの条件として、
Vss< −l V(2sl −2(Vcs−Vth)
−(15)なる式が得られる。また、前記(8)式とG
=1の条件から、
l V12sl ==Vcs−vth−・−・・・(1
6)なる式が得られ、したがって、
Vss≦−3(V as −V th)・・−(17)
なる式が得られる。Vss≦V c −(V cs −V Lh)−15(
Vcs-Vth)...=...(14) On the other hand, in the circuit of FIG. 1, the condition for Vss that satisfies equation (10) in all operating states is Vss<-l V(2sl-2 (Vcs-Vth)
-(15) is obtained. Also, the above equation (8) and G
From the condition of =1, l V12sl ==Vcs-vth-...(1
6) is obtained, and therefore, Vss≦-3(V as -V th)...-(17)
The following formula is obtained.
しかして、この(17)式と前記(14)式とを比較す
れば明らかなように、第1図の回路は、電源電圧が第1
0図の従来回路の315で済むことになる。すなわち、
本発明によれば、同一電流を流す設計を行った場合に、
消費電力が従来回路の315となり、低消費電力化が可
能である。However, as is clear from comparing equation (17) and equation (14) above, the circuit of FIG.
The conventional circuit 315 shown in FIG. That is,
According to the present invention, when designed to flow the same current,
The power consumption is 315 times lower than that of the conventional circuit, making it possible to reduce power consumption.
■高製造歩留まり
FETを集積化する際、FETのvthがチップ内で変
動する。それに伴い、各内部ゲートの出力レベルが変動
する。この出力レベルは他の内部ゲートの入力レベルで
もある。ここで、第1θ図。■High manufacturing yield When integrating FETs, the vth of the FETs fluctuates within the chip. Accordingly, the output level of each internal gate fluctuates. This output level is also the input level of other internal gates. Here, Fig. 1θ.
第11図において、例えば人力のハイレベルVinhが
vthの変動によって、論理しきい値であるV rer
より低い電位になったとすると、ハイレベルであるべき
ものがローレベルと識別され誤動作を起こす。このよう
に、従来回路においては、電圧V refが論理しきい
値となり、vthの変動がある範囲を越えて大きくなる
と、必然的に誤動作を起こす。In FIG. 11, for example, when the human-powered high level Vinh changes due to the fluctuation of vth, Vrer, which is a logical threshold value,
If the potential becomes lower, what should be a high level will be identified as a low level, causing malfunction. In this way, in the conventional circuit, the voltage V ref becomes a logical threshold, and if the fluctuation of vth increases beyond a certain range, malfunctions will inevitably occur.
一方、本発明においては、第1図のFET −T1、T
2のしきい値が同一であれば、基本的には絶対的な論理
しきい値をもたない。したがって、vthの変動に対し
て広い許容範囲をもつため、Vth変動に起因する歩留
まりの悪化が非常に小さくなる。なお、通常、同一ゲー
ト内にあるFETはチップ内で極く近い位置にあるので
、はぼ同一のしきい値となる。On the other hand, in the present invention, FET-T1, T
If the two thresholds are the same, there is basically no absolute logical threshold. Therefore, since there is a wide tolerance range for variations in Vth, deterioration in yield due to variations in Vth is extremely small. Note that since FETs in the same gate are usually located very close to each other in the chip, they have almost the same threshold value.
なお、集積回路内の内部論理ゲートとして、1つでも単
相の電流切換回路があると、次の欠点が生じる。Note that if even one single-phase current switching circuit is included as an internal logic gate in an integrated circuit, the following drawbacks occur.
(A)単…の電流切換回路は、上述したようにV12s
が大きいため、 正常動作させるための電源電圧Vss
が大きい。したがって、両相の内部ゲートとVssを共
通化すると、両相回路の低消費電力性が損なわれる。こ
れを避けるために、両相の内部ゲートと単相の内部ゲー
トとで異なった電源を使用することも考えられろが、こ
の場合、電源の数が増え、実用上好ましくない。(A) A single current switching circuit has V12s as described above.
Since the voltage is large, the power supply voltage Vss for normal operation is
is large. Therefore, if the internal gates of both phases and Vss are made common, the low power consumption of the two-phase circuit will be impaired. In order to avoid this, it may be possible to use different power supplies for the dual-phase internal gate and the single-phase internal gate, but in this case, the number of power supplies increases, which is not practical.
< B)、rlx相で動作する内部論理ゲートは、両相
の場合より動作速度が遅い。ここで、クロックを用いる
順序論理回路においては、集積回路全体の動作速度が、
最ら遅い内部論理ゲートの動作速度で決定されるため、
1つでも単相の内部ゲートがあると、集積回路全体の速
度が単相の内■S論理ゲートの動作速度となり、両相の
内部ゲートの高速性が生かされない。<B), internal logic gates operating in the rlx phase operate slower than in both phases. Here, in a sequential logic circuit using a clock, the operating speed of the entire integrated circuit is
Since it is determined by the operating speed of the slowest internal logic gate,
If there is even one single-phase internal gate, the speed of the entire integrated circuit will be the operating speed of the single-phase internal S logic gate, and the high speed of the dual-phase internal gates will not be utilized.
一方、本発明においては、内部論理ゲートとして全て両
相の電流切換回路を用いているので、上記の欠点が生じ
ない。On the other hand, in the present invention, since all dual-phase current switching circuits are used as internal logic gates, the above-mentioned drawback does not occur.
第1図はこの発明の実施例において用いろれろ内部論理
ゲートの枯木回路を示す回路図、第2図はこの発明の第
1の実施例の構成を示すブロック図、第3図〜第6図は
各々、第2図におけろ単相・両相変換回路1〜6、オア
回路7,8、アンド回路9、両相・単相変換回路10の
構成を示す回路図、第7図〜第9図はこの発明の第2〜
第4の実施例の構成を示す回路図、第10図は従来の論
理集積回路において用いられている内部ゲート回路の構
成を示す回路図、第11図は第10図の回路の入出力伝
達特性を示す図、第12図はFETのドレイン電圧−ド
レイン電流特性を示す図、第13図は第1図の回路の入
出力伝達特性を示す図である。
Tl−T7・・・・・・FET、R2・・・・・・負荷
抵抗、1〜6・・・・・・単相・両相変換回路、7,8
・・・・・・オア回路、9・・・・・・アンド回路、I
O・・・・・・両相・単相変換回路。
第1図
第2図
第3図
第5図
第6図
第7@
第8図
去
第1θ図FIG. 1 is a circuit diagram showing the deadwood circuit of the internal logic gate used in the embodiment of the present invention, FIG. 2 is a block diagram showing the configuration of the first embodiment of the invention, and FIGS. 3 to 6 are circuit diagrams showing the configurations of single-phase to double-phase conversion circuits 1 to 6, OR circuits 7 and 8, AND circuit 9, and double-phase to single-phase conversion circuit 10 in FIG. 2, respectively, and FIGS. Figure 9 shows the second to third figures of this invention.
A circuit diagram showing the configuration of the fourth embodiment, FIG. 10 is a circuit diagram showing the configuration of an internal gate circuit used in a conventional logic integrated circuit, and FIG. 11 is an input/output transfer characteristic of the circuit in FIG. 10. 12 is a diagram showing the drain voltage-drain current characteristics of the FET, and FIG. 13 is a diagram showing the input/output transfer characteristics of the circuit of FIG. 1. Tl-T7...FET, R2...Load resistance, 1-6...Single-phase/double-phase conversion circuit, 7, 8
...OR circuit, 9...AND circuit, I
O...Double-phase/single-phase conversion circuit. Figure 1 Figure 2 Figure 3 Figure 5 Figure 6 Figure 7 @ Figure 8 Figure 1θ Figure
Claims (1)
形回路を単位のゲート回路として用いる論理集積回路に
おいて、相数変換回路を除く総てのゲート回路を、正相
と逆相とからなる一対の入力信号によって駆動され、正
相と逆相とからなる一対の出力信号を出力するゲート回
路によって構成してなる論理集積回路。In a logic integrated circuit that uses a current switching circuit consisting of a field effect transistor and a load as a unit gate circuit, all gate circuits except the phase conversion circuit are connected to a pair of inputs consisting of a positive phase and a negative phase. A logic integrated circuit consisting of a gate circuit that is driven by a signal and outputs a pair of output signals of positive phase and negative phase.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60159982A JPS6221324A (en) | 1985-07-19 | 1985-07-19 | Logic integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60159982A JPS6221324A (en) | 1985-07-19 | 1985-07-19 | Logic integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6221324A true JPS6221324A (en) | 1987-01-29 |
Family
ID=15705414
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60159982A Pending JPS6221324A (en) | 1985-07-19 | 1985-07-19 | Logic integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6221324A (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1985
- 1985-07-19 JP JP60159982A patent/JPS6221324A/en active Pending
Patent Citations (1)
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