JPS62213151A - 半導体素子 - Google Patents
半導体素子Info
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- JPS62213151A JPS62213151A JP5554186A JP5554186A JPS62213151A JP S62213151 A JPS62213151 A JP S62213151A JP 5554186 A JP5554186 A JP 5554186A JP 5554186 A JP5554186 A JP 5554186A JP S62213151 A JPS62213151 A JP S62213151A
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- JP
- Japan
- Prior art keywords
- type transistor
- junction
- section
- diffusion layer
- base diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000009792 diffusion process Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000005611 electricity Effects 0.000 claims abstract description 9
- 230000003068 static effect Effects 0.000 claims abstract description 9
- 230000015556 catabolic process Effects 0.000 claims abstract 4
- 230000001681 protective effect Effects 0.000 abstract 2
- 238000007599 discharging Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子の構造に関する。
本発明は、ＭＯＳ型トランジスタとバイポー丹型トラン
ジスタが同一基板上に！成される半導体装置（以下Ｂ工
ＭＯＳと略す）において、ＭＯＢ型トランジスタのゲー
トに対する静電破壊防止用Ｃ−ｐ−ｉ合のＰ一部Ｋ バ
イポーラ邪トランジスタのベース拡散層を採用すること
とより１通常のＭＯＳジ半導体装置の静電破壊防止能力
よりも能力の高い静電破壊防止Ｎ−Ｐ＠合を提供するも
のである。
ジスタが同一基板上に！成される半導体装置（以下Ｂ工
ＭＯＳと略す）において、ＭＯＢ型トランジスタのゲー
トに対する静電破壊防止用Ｃ−ｐ−ｉ合のＰ一部Ｋ バ
イポーラ邪トランジスタのベース拡散層を採用すること
とより１通常のＭＯＳジ半導体装置の静電破壊防止能力
よりも能力の高い静電破壊防止Ｎ−Ｐ＠合を提供するも
のである。
従来の半導体装置の静電気保穫回路のなかのＮ＋−ｐ−
＠造は第２図のようだ、Ｎ拡散層とＰウェルま次けＰ基
板により構成されてい比。ここ［２１けＮ拡散層、２２
けＰウェル、２３は基板である。
＠造は第２図のようだ、Ｎ拡散層とＰウェルま次けＰ基
板により構成されてい比。ここ［２１けＮ拡散層、２２
けＰウェル、２３は基板である。
しかし、前述の従来技術ではＰウェルま７ｔけＰ基板の
比抵抗が高いために、十分な静電気保護を行うためには
、Ｎ”−Ｐ−接合の面積を大きくとる必要があり、その
ためにチップ面積を増大させるという問題点を有する。
比抵抗が高いために、十分な静電気保護を行うためには
、Ｎ”−Ｐ−接合の面積を大きくとる必要があり、その
ためにチップ面積を増大させるという問題点を有する。
本発明はこのような問題点を解決するもので、その目的
とするところけ、Ｂ工ＭＯＥＩの１穆を増やすことなく
、Ｐ″″の比抵抗の低いＮ”−Ｐ”接合を提供するとこ
ろ忙ある。
とするところけ、Ｂ工ＭＯＥＩの１穆を増やすことなく
、Ｐ″″の比抵抗の低いＮ”−Ｐ”接合を提供するとこ
ろ忙ある。
本発明の半導体素子は、ＭＯＥＩ型トランジスタとバイ
ポーラ型トランジスタが同一基板上に構成されろ半導体
素子Ｖｒおいて、静電気による前記ＭＯＳ型トランジス
タのゲート破壊を防止するための静電破壊防止用Ｎ＋−
Ｐ−接合のＰ一部と、バイポーラ型トランジスタのベー
ス拡散要部ｈ；同一工程で構成されていることを特徴と
する。
ポーラ型トランジスタが同一基板上に構成されろ半導体
素子Ｖｒおいて、静電気による前記ＭＯＳ型トランジス
タのゲート破壊を防止するための静電破壊防止用Ｎ＋−
Ｐ−接合のＰ一部と、バイポーラ型トランジスタのベー
ス拡散要部ｈ；同一工程で構成されていることを特徴と
する。
静電気保護に対しては、静電気で発生し比電荷をいかに
早く、半導体基板へ放出するかが、非膚に重要な！Ｆ素
となる。し７ｔｈ：って本発明で対象としているＮ−Ｐ
接合部でいえばＰ部の抵抗を低くすることｈｔ肝要とな
る。本発明・烏上記の構成によレバ、上記のＰ一部をバ
イポーラトランジスタのベース拡散層形成工程と同一の
工程で形成されている之め、Ｐ−のシート抵抗を１ｕカ
と、通常のＭＯＳ半導体装置の場合に比べ半分以下の抵
抗値が得られている。
早く、半導体基板へ放出するかが、非膚に重要な！Ｆ素
となる。し７ｔｈ：って本発明で対象としているＮ−Ｐ
接合部でいえばＰ部の抵抗を低くすることｈｔ肝要とな
る。本発明・烏上記の構成によレバ、上記のＰ一部をバ
イポーラトランジスタのベース拡散層形成工程と同一の
工程で形成されている之め、Ｐ−のシート抵抗を１ｕカ
と、通常のＭＯＳ半導体装置の場合に比べ半分以下の抵
抗値が得られている。
第１図ｈ）け、本発明における静電気保護回路であり、
第１図の）は第１図（ハ））のＮ”−Ｐ−接合部の断面
図である。ここに、１１けＰ−Ｎ接合、１２けＣ−Ｐ−
接合、１３け静電気保護用抵抗、１４け耐拡散層、１ｓ
ｔ−ｔｐ−鉱散１，１６け基板である、次に本発明の効
果を第１図に従って説明する。
第１図の）は第１図（ハ））のＮ”−Ｐ−接合部の断面
図である。ここに、１１けＰ−Ｎ接合、１２けＣ−Ｐ−
接合、１３け静電気保護用抵抗、１４け耐拡散層、１ｓ
ｔ−ｔｐ−鉱散１，１６け基板である、次に本発明の効
果を第１図に従って説明する。
本発明はマイナス電圧の静電気に対する効果ｈＳ大きい
。マイナス電圧の静電気に対してけＮ”−Ｐ−接合によ
り電荷なＰ一部から接地電極へ放出する。このとき本実
施例では抵抗値の低いベース拡散層を用いているため、
その電荷を放出する効率ｈＺ高くなる。
。マイナス電圧の静電気に対してけＮ”−Ｐ−接合によ
り電荷なＰ一部から接地電極へ放出する。このとき本実
施例では抵抗値の低いベース拡散層を用いているため、
その電荷を放出する効率ｈＺ高くなる。
以上述べ友ように本発明によれば、
１）通常のＭＯＳ半導体装置の静電気保護よりも高い保
護能力を有する。
護能力を有する。
２）通常のＢＩＭＯＳ工穆に何ら工程を追加することな
く、高い保＠昨力をもつ静電気保護回路が実現できる。
く、高い保＠昨力をもつ静電気保護回路が実現できる。
という効果を有する。
ｆＪ１図れ）は本発明の半導体素子の一実施例を示す回
路図。箪１図（ｂ）はその主要断面図。 第２図は従来の半導体素子を示す主要断面図。 １１・・・・・・Ｐ−Ｎ接合 １２・・・・・・Ｎ−ｐ接合 １３・・・・・・静電気保護用抵抗 １４・・・・・・Ｎ拡散層 １５・・・・・・Ｐ−拡散層 １６・・・・・・基板 ２１・・・・・・Ｎｖ：、散層 ２２・・・・・・Ｐウェル ２３・曲・基板 以 上出頚人
セイコーエプソン株式会社 ７ｆｔ［！１（ａ） 才１凹（ｂ）＋２図
２３
路図。箪１図（ｂ）はその主要断面図。 第２図は従来の半導体素子を示す主要断面図。 １１・・・・・・Ｐ−Ｎ接合 １２・・・・・・Ｎ−ｐ接合 １３・・・・・・静電気保護用抵抗 １４・・・・・・Ｎ拡散層 １５・・・・・・Ｐ−拡散層 １６・・・・・・基板 ２１・・・・・・Ｎｖ：、散層 ２２・・・・・・Ｐウェル ２３・曲・基板 以 上出頚人
セイコーエプソン株式会社 ７ｆｔ［！１（ａ） 才１凹（ｂ）＋２図
２３
Claims (1)
- ＭＯＳ型トランジスタとバイポーラ型トランジスタが同
一基板上に構成される半導体素子において、静電気によ
る前記ＭＯＳ型トランジスタのゲート破壊を防止するた
めの静電破壊防止用Ｎ＾＋−Ｐ＾−接合のＰ＾−部と、
バイポーラ型トランジスタのベース拡散層部が同一工程
で構成されていることを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5554186A JPS62213151A (ja) | 1986-03-13 | 1986-03-13 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5554186A JPS62213151A (ja) | 1986-03-13 | 1986-03-13 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62213151A true JPS62213151A (ja) | 1987-09-19 |
Family
ID=13001573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5554186A Pending JPS62213151A (ja) | 1986-03-13 | 1986-03-13 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62213151A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091322A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US5523242A (en) * | 1989-04-14 | 1996-06-04 | Kabushiki Kaisha Toshiba | Method of manufacturing a BiMOS device |
| JP2013026384A (ja) * | 2011-07-20 | 2013-02-04 | Lapis Semiconductor Co Ltd | 保護ダイオード及びこれを備えた半導体装置 |
-
1986
- 1986-03-13 JP JP5554186A patent/JPS62213151A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091322A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US5523242A (en) * | 1989-04-14 | 1996-06-04 | Kabushiki Kaisha Toshiba | Method of manufacturing a BiMOS device |
| JP2013026384A (ja) * | 2011-07-20 | 2013-02-04 | Lapis Semiconductor Co Ltd | 保護ダイオード及びこれを備えた半導体装置 |
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