JPS62210722A - 状態記憶回路リセツト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明を以下の１＠序で説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来０技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段 Ｆ作用 Ｇ　実施例（第１図〜第１０図） Ｈ発明の効果 Ａ　産業上の利用分野 本発明は、フリップフロップやメモリなどの状態記憶回
路と、この状態記憶回路を電源電圧の上昇時ないし低下
時にリセットするリセット回路からなる状態記憶回路リ
セット装置に関する。

Ｂ　発明の概要 本発明は、状態記憶回路と、この状態記憶回路を電源電
圧の上昇時ないし低下時にリセットするリセット回路か
らなる状態記憶回路リセット装置において、相補的な第
１および第２の導電形式の能動素子を有する状態記憶回
路と、この状態記憶回路をリセットするリセット回路を
、共通の半導体基板上に集積回路として形成し、かつ、
リセット回路を、正および負の電源電位の端子間に、第
１の導電形式の第１の能動素子と第１のインピーダンス
素子を直列に接続するとともに、第２のインピーダンス
素子と第２の導電形式の第２の能動素子を直列に接続し
、正もしくは負の電源電位、または正および負の電源電
位間の電圧を分割した電位を第１の能動素子の制御電極
に供給し、第１の能動素子と第１のインピーダンス素子
の接続点の電圧、または第１のインピーダンス素子の分
割点の電圧を第２の能動素子の制御電極に供給し、第２
のインピーダンス素子と第２の能動素子の接続点の電圧
、または第２のインピーダンス素子の分割点の電圧をリ
セット信号として取り出す構成にすることによって、状
態記憶回路が動作可能な最低電圧の回路間でのばらつき
や温度による変化にかかわらず、状態記憶回路が動作可
能な最低電圧において状態記憶回路を正確かつ確実にリ
セットすることができるとともに、電源電圧の急激な変
化にも十分応答するようにしたものである。

Ｃ従来の技術 フリフプフロップやメモリなどの状態記憶回路を含む電
子回路装置においては、電源投入時、以後において所期
の動作がなされるように、状態記憶回路を特定の状態に
リセットする必要があるものが多々ある。また、電源電
圧の低下に伴って装置が動作不能になり、これにより状
態記憶回路の保持する情報が失われ、または変化するも
のにおいては、電源電圧の低下時にも状態記憶回路をリ
セットして、状態記憶回路が特定の状態にある状態から
装置が動作を再開するようにする必要がある。

具体的に、リダイヤルメモリなどを内蔵した電話用の集
積回路装置においては、電源投入後のオペレーションを
正確に実行し、また電源投入直後のりダイヤルを禁止す
るために、電源投入時、装置の初期化を行う必要がある
。また、電源電圧の低下により電話番号を記憶したりダ
イヤルメモリ内の情報が無効になった場合、それを検出
してリダイヤルを禁止することが、誤った番号のダイヤ
リングを防止するために必要となる。

このように電源電圧の上昇時ないし低下時に状態記憶回
路をリセットするリセット回路として、従来、種々のも
のが考案され、実用化されている。

一つに、時定数回路やタイマーを用いて、電源投入時点
または電源電圧が所定値に達した時点から一定時間の間
においてリセット信号を発生させるものがある。また、
電源電圧が上昇中ないし低下中に予め設定された電圧範
囲内に達したときリセット信号を発生するものがある。

さらに、相補的な異なる導電形式の能動素子を用いた状
態記憶回路に対して、一方の導電形式の能動素子のスレ
ッシュホールド電圧を利用してリセット信号を発生させ
るリセット回路を設けたものもある。また、異なる導電
形式の能動素子のスレッシュホールド電圧の和を利用し
てリセット信号を発生させるリセット回路を設けたもの
もある。

Ｄ　発明が解決しようとする問題点 しかし、時定数回路やタイマーを用いて、電源投入時点
または電源電圧が所定値に達した時点から一定時間の間
においてリセット信号を発生させるものは、リセット信
号の発生中に電源電圧が低下して状態記憶回路が動作不
能になったときリセット信号が有効に作用せず、電源電
圧の急激な変化に応答しない不都合がある。また、電源
電圧が上昇中ないし低下中に予め設定された電圧範囲内
に達したときリセット信号を発生させるものについては
、状態記憶回路が動作可能な最低電圧は回路間でばらつ
きがあり、また温度によって変化するので、上記の電圧
範囲をかなり広めに設定する必要があり、低電圧で動作
する装置には適しない不都合がある。さらに、相補的な
異なる導電形式の能動素子を用いた状態記憶回路に対し
て、一方の導電形式の能動素子のスレッシュホールド電
圧を利用してリセット信号を発生させるリセット回路を
設けたものは、他方の導電形式の能動素子のスレッシュ
ホールド電圧が一方の導電形式の能動素子のスレッシュ
ホールド電圧以上であることもあるため、状態記憶回路
が動作不能な状態でリセット信号が発生してリセット信
号が無効になってしまうこともある不都合がある。また
、異なる導電形式の能動素子のスレッシュホールド電圧
の和を利用してリセット信号を発生させるリセット回路
を設けたものは、リセット信号の動作しきい値電圧が高
くなるばかりか、状態記憶回路が両者の能動素子のスレ
ッシュホールド電圧のうちの大きい方のスレッシュホー
ルド電圧以上の電源電圧によって動作可能であるにもか
かわらず、電源電圧が両者の能動素子のスレッシュホー
ルド電圧の間にあるときリセット信号が発生しない不都
合がある。

以上の点に鑑み、本発明は、状態記憶回路が動作可能な
最低電圧の回路間でのばらつきや温度による変化にかか
わらず、状態記憶回路が動作可能な最低電圧において状
態記憶回路を正確かつ確実にリセットすることができる
とともに、電源電圧の急激な変化にも十分応答するよう
にしたものである。

Ｅ　問題点を解決するための手段 本発明においては、相補的な第１および第２の導電形式
の能動素子を有する状態記憶回路と、この状態記憶回路
をリセットするリセット回路を、共通の半導体基板上に
集積回路として形成し、かつ、リセット回路を、正およ
び負の電源電位の端子間に、第１の導電形式の第１の能
動素子と第１のインピーダンス素子を直列に接続すると
ともに、第２のインピーダンス素子と第２の導電形式の
第２の能動素子を直列に接続し、正もしくは負の電源電
位、または正および負の電源電位間の電圧を分割した電
位を第１の能動素子の制御電極に供給し、第１の能動素
子と第１のインピーダンス素子の接続点の電圧、または
第１のインピーダンス素子の分割点の電圧を第２の能動
素子の制御電極に供給し、第２のインピーダンス素子と
第２の能動素子の接続点の電圧、または第２のインピー
ダンス素子の分割点の電圧をリセット信号として取り出
す構成にする。

Ｆ作用 上記のように構成された本発明に係る状態記憶回路リセ
ット装置においては、能動素子のスレッシュホールド電
圧の装置作成時におけるプロセスパラメータのばらつき
による装置間でのばらつきや温度による変化にかかわら
ず、従って状態記憶回路が動作可能な最低電圧の回路間
でのばらつきや温度による変化にかかわらず、相補的な
第１および第２の導電形式の能動素子のスレッシュホー
ルド電圧のうちの絶対値が大きい方のスレッシュホール
ド電圧をわずかに超える、状態記憶回路が動作可能な最
低電圧において、状態記憶回路が正確かつ確実にリセッ
トされる。また、リセット回路には寄生的なもの以外に
時定数回路や遅延回路が存在しないので、リセット回路
における時間遅れがきわめて小さくなり、電源電圧の急
激な変化にも十分応答する。

Ｇ　実施例（第１図〜第１０図） 第１図は、本発明に係る状態記憶回路リセット装置の一
例を示す。

本発明に係る状態記憶回路リセット装置は、半導体基板
ｌＯ上に集積回路として形成される。集積回路には、正
および負の電源電位の端子２１および２２が設けられる
。具体的には、端子２１は電源端子、端子２２は接地端
子で、端子２１には定格５ｖの電源電圧ＶＤＤが供給さ
れ、端子２２の電位Ｖｓｓは接地電位にされる。状態記
憶回路リセット装置は、状態記憶回路３０と、この状態
記憶回路３０をリセットするリセット回路７０とから構
成される。

状態記憶回路３０は、相補的な第１および第２の導電形
式の能動素子を有して形成される。この例は状態記憶回
路３０がフリップフロップを構成する場合で、Ｐチャン
ネルＭＯ３）ランジスタ４１．４３および４５と、Ｎチ
ャンネルＭＯ３）ランジスタ４２，４４および４６と、
スイッチ５１および５２を有し、電源端子２１と接地端
子２２の間にトランジスタ４１のソース・ドレインとト
ランジスタ４２のドレイン・ソースが直列に接続される
とともに、トランジスタ４３のソース・ドレインとトラ
ンジスタ４５のソース・ドレインとトランジスタ４４の
ドレイン・ソースが直列に接続され、トランジスタ４４
のドレイン・ソースに対して並列にトランジスタ４６の
ドレイン・ソースが接続され、トランジスタ４１および
４２のゲートがスイッチ５１を介して入力端子６１に接
続されるとともに、スイッチ５２を介してトランジスタ
４４および４６のドレインに接続され、トランジスタ４
１および４２のドレインとトランジスタ４３および４４
のゲートが出力端子６２に接続され、トランジスタ４５
および４６のゲートが共通接続される。

電源が投入されて後述のようにリセット回路７０により
状態記憶回路３０がリセットされるとき、スイッチ５１
はオフ、スイッチ５２はオンにされる。この状態で後述
のようにリセット回路７０から得られるリセット信号に
よりトランジスタ４５がオフ、トランジスタ４６がオン
にされると、トランジスタ４１および４４がオン、トラ
ンジスタ４２および４３がオフにされて、すなわち状態
記憶回路３０がリセットされて、出力端子６２の電圧が
高レベルになる。状態記憶回路３０がリセットされると
、スイッチ５１はオン、スイッチ５２はオフにされるが
、スイッチ５２がオフにされても状態記憶回路３０はリ
セット状態を保持する。

この状態で入力端子６１の電圧が高レベルになると、ト
ランジスタ４１．４４および４６がオフ、トランジスタ
４２．４３および４５がオンにされて、すなわち状態記
憶回路３０がセントされて、出力端子６２の電圧が低レ
ベルになる。状態記憶回路３０がセットされると、スイ
ッチ５１はオフ、スイッチ５２はオンにされる。

リセット回路７０は、この例では、電源端子２１と接地
端子２２の間に、ＰチャンネルＭＯ３）ランジスタ８１
のソース・ドレインと抵抗素子９１が直列に接続される
とともに、抵抗素子９２とＮチャンネルＭＯ３Ｉ−ラン
ジスタ８２のドレイン・ソースが直列に接続され、トラ
ンジスタ８１のゲートが接地端子２２に接続され、すな
わち接地電位Ｖｓｓがトランジスタ８１のゲートに供給
され、トランジスタ８１のドレインがトランジスタ８２
のゲートに接続され、すなわちトランジスタ８１のドレ
イン電圧Ｖｘがトランジスタ８２のゲートに供給され、
トランジスタ８２のドレインが状態記憶回路３０のトラ
ンジスタ４５および４６のゲートに接続され、すなわち
トランジスタ８２のドレイン電圧Ｖｒがリセ・ノド信号
として状態記憶回路３０のトランジスタ４５および４６
のゲートに供給される構成とされる。

抵抗素子９１および９２は、アルミニウムなどの金属線
、導電性のポリシリコン線、不純物イオンが打ち込まれ
、あるいは拡散された、いわゆる拡散層線、もしくは不
純物濃度の薄い拡散層である、いわゆるＰウェル層やＮ
ウェル層、またはこれらのうちの複数を組み合せたもの
によって形成される。

状態記憶回路３０とリセット回路７０は共通の半導体基
板１０上に集積回路として形成されるので、Ｐチャンネ
ルＭＯ３Ｉ−ランジスタ４１．４３゜４５および８１の
スレッシュホールド電圧は互いに等しくなり、かつＮチ
ャンネルＭＯ３Ｉ−ランジスタ４２．４４．４６および
８２のスレッシュホールド電圧は互いに等しくなる。た
だし、ＰチャンネルＭＯ３）ランジスタ４１．４３．４
５および８１のスレッシュホールド電圧Ｖｐ　（負の電
圧である）とＮチャンネルＭＯ３Ｉ−ランジスタ４２゜
４４．４６および８２のスレッシュホールドを圧Ｖｎ（
正の電圧である）との関係については、■ｎ≧−Ｖｐの
場合とＶｎ＜−Ｖｐの場合の二つの場合が考えられる。

−ＶｐはＶｐの絶対値である。

そこで、第１図の例において電源電圧ｖｆｌＤの上昇時
ないし低下時にリセット回路７０により状態記憶回路３
０がリセットされる様子を、Ｖｎ＞−Ｖｐの場合とＶｎ
＜−Ｖｐの場合に分けて、Ｖｎ＞−Ｖｐの場合には第２
図を用い、Ｖｎ＜−Ｖｐの場合には第３図を用いて、説
明する。

Ｖｎ＞−Ｖｐの場合、電源電圧■。の上昇時において、
Ｖａｎ＜　　ｖｐの範囲では、ＰチャンネルＭＯ３）ラ
ンジスタ８１およびＮチャンネルＭＯＳトランジスタ８
２は共にオフで、トランジスタ８１のドレイン電圧Ｖｘ
は接地電位Ｖｓｓであり、トランジスタ８２のドレイン
電圧Ｖｒは電源電圧ｖＤＤに等しい。しかし、ＶＤＤ＝
−Ｖｐになると、トランジスタ８１がオンし始め、その
ドレイン電圧Ｖｘは電源電圧ＶＤＤをトランジスタ８１
のソース・ドレイン間抵抗と抵抗素子９１の抵抗で分割
した電圧になる。そして、例えば、Ｖｐが−０，８Ｖ（
−Ｖｐが０．８Ｖ）、トランジスタ８１のチャンネル幅
／チャンネル長が２０程度、抵抗素子９１の抵抗がＩＭ
Ωのときは、電源電圧ＶＤＤが０．９■になると、トラ
ンジスタ８１のソース・ドレイン間抵抗が数１０にΩに
なって、トランジスタ８１のドレイン電圧Ｖｘは電源電
圧ＶＤＤにほぼ等しくなる。電源電圧■。かさらに上昇
してＶ、、＝Ｖｎになると、トランジスタ８２がオンし
始め、そのドレイン電圧Ｖｒは電源電圧ＶＯＯを抵抗素
子９２の抵抗とトランジスタ８２のドレイン・ソース間
抵抗で分割した電圧になる。そして、例・えば、Ｖｎが
１．０■、トランジスタ８２のチャンネル幅／チャンネ
ル長が１０程度、抵抗素子９２の抵抗がＩＭΩのときは
、電源電圧ＶｆｌＤが１．ＩＶになると、トランジスタ
８２が十分オンになって、そのドレイン電圧Ｖｒは接地
電位Ｖｓｓにほぼ等しくなる。そして、この場合、状態
記憶回路３０は電源電圧Ｖ、がＶｎ以上のとき動作可能
であるので、電源電圧■。がＶｎよりわずかに高いとき
において、状態記憶回路３０のトランジスタ４５がオフ
、トランジスタ４６がオンにされ、状態記憶回路３０が
リセットされる。電源電圧ＶＤＤの低下時においても、
以上と逆の動作により、同様に電源電圧Ｖ、。がＶｎよ
りわずかに高いときにおいて、状態記憶回路３０゛がリ
セットされる。

Ｖｎ＜−Ｖｐの場合、電源電圧ＶＤｆｌの上昇時におい
て、ＶＤｌ、＜　−Ｖｐの範囲では１．トランジスタ８
１および８２は共にオフで、トランジスタ８１のドレイ
ン電圧Ｖｘは接地電位Ｖｓｓであり、トランジスタ８２
のドレイン電圧Ｖｒは電源電圧Ｖ。

に等しい。しかし、■。＝−ｖｐになると、トランジス
タ８１がオンし始め、そのドレイン電圧ＶＸは電源電圧
ｖＤＤに近づくように上昇し始める。

同時に、トランジスタ８２もオンし始め、そのドレイン
電圧Ｖｒは接地電位Ｖｓｓに近づくように低下し始める
。そして、この場合、状態記憶回路３０は電源電圧Ｖ。

Ｄが−Ｖｐ以上のとき動作可能であるので、電源電圧Ｖ
Ｉ、ｌ、が−Ｖｐよりわずかに高いときにおいて、状態
記憶回路３０のトランジスタ４５がオフ、トランジスタ
４６がオンにされ、状態記憶回路３０がリセットされる
。電源電圧ＶＤｔ１の低下時においても、以上と逆の動
作により、同様に電源電圧ｖ０が−Ｖｐよりわずかに高
いときにおいて、状態記憶回路３０がリセットされる。

以上のように、第１図の例においては、ＰチャンネルＭ
Ｏ３ｔ−ランジスタのスレッシュホールド電圧とＮチャ
ンネルＭＯ３）ランジスタのスレッシュホールド電圧の
うちの絶対値が大きい方の絶対値よりわずかに高い、状
態記憶回路３０が動作可能な最低の電源電圧において、
状態記憶回路３０がリセットされる。

第４図は、状態記憶回路がＰチャンネルＭＯＳトランジ
スタとＮチャンネルＭＯ３）ランジスタで構成される場
合におけるリセット回路の他の例で、電源端子２１と接
地端子２２の間に、抵抗素子Ｒ１およびＲ２が直列に接
続され、ＰチャンネルＭＯ３）ランジスタ８１のソース
・ドレインと抵抗素子９１Ａおよび９１Ｂが直列に接続
されるとともに、抵抗素子９２とＮチャンネルＭＯ５）
ランジスタ８２のドレイン・ソースが直列に接続され、
抵抗素子Ｒ１と抵抗素子Ｒ２の接続点がトランジスタ８
１のゲートに接続され、すなわち電源電圧ＶＯＯを抵抗
素子Ｒ１の抵抗と抵抗素子Ｒ２の抵抗で分割した電位Ｖ
ｉがトランジスタ８１のゲートに供給され、抵抗素子９
１Ａと抵抗素子９１Ｂの接続点がトランジスタ８２のゲ
ートに接続され、すなわちトランジスタ８１のドレイン
電圧を抵抗素子９１Ａの抵抗と抵抗素子９１Ｂの抵抗で
分割した電圧ｖｙがトランジスタ８２のゲートに供給さ
れ、トランジスタ８２のドレイン電圧Ｖｒがリセット信
号として取り出される場合である。

抵抗素子Ｒ１の抵抗と抵抗素子Ｒ２の抵抗の比、および
抵抗素子９１Ｂの抵抗と抵抗素子９１Ａの抵抗の比は、
例えば１０：１にされる。

この例によると、第１図の例に対して抵抗素子Ｒ１の抵
抗と抵抗素子Ｒ２の抵抗の比（抵抗素子９１Ｂの抵抗と
抵抗素子９１Ａの抵抗の比）に応じた分だけ高い電源電
圧のところで、状態記憶回路がリセットされる。すなわ
ち、上述のように抵抗素子Ｒ１の抵抗と抵抗素子Ｒ２の
抵抗の比（抵抗素子９１Ｂの抵抗と抵抗素子９１Ａの抵
抗の比）が１０＝１の場合、状態記憶回路がリセットさ
れるときの電源電圧は第１図の例におけるそれの１．１
倍になる。

発明者が、実際に、最小線幅３ミクロン、シングルメタ
ル、シングルポリシリコン、ポジティブフォトレジスト
およびＰウェルプロセスの０ＭＯ８技術を用いて、シリ
コン基板上に、トランジスタ８１を含むＰチャンネルＭ
ＯＳ）ランジスタとしてチャンネル幅が１００ミクロン
、チャンネル長が４ミクロンのものを、トランジスタ８
２を含むＮチャンネルＭＯＳ）ランジスタとしてチャン
ネル幅が５０ミクロン、チャンネル長が４ミクロンのも
のを、抵抗素子Ｒ１および９１ＢとしてＩＭΩのＰウェ
ル拡散抵抗素子を、抵抗素子Ｒ２および９１Ａとして０
．ＩＭΩのＰウェル拡散抵抗素子を、それぞれ有する、
第４図の構成のリセット回路を備えた状態記憶回路リセ
ット装置を作成して、測定したところ、ＰチャンネルＭ
ＯＳ）ランジスタの室温におけるスレッシュホールド電
圧は−０，７Ｖ、ＮチャンネルＭＯＳ）ランジスタの室
温におけるスレッシュホールド電圧は０．８Ｖであり、
電源電圧ｖａｎが０．９５Ｖのところで状態記憶回路が
リセットされることが、確認された。

状態記憶回路がＰチャンネルＭＯＳ）ランジスタとＮチ
ャンネルＭＯＳトランジスタで構成される場合、リセッ
ト回路は第５図または第６図に示すように構成すること
もできる。すなわち、第５図の例は、電源端子２１と接
地端子２２の間に、抵抗素子９３とＮチャンネルＭＯＳ
）ランジスタ８３のドレイン・ソースが直列に接続され
るとともに、ＰチャンネルＭＯＳ）ランジスタ８４のソ
τス・ドレインと抵抗素子９４が直列に接続され、トラ
ンジスタ８３のゲートが電源端子２１に接続され、すな
わち電源電圧ＶＤ６がトランジスタ８３のゲートに供給
され、トランジスタ８３のドレインがトランジスタ８４
のゲートに接続され、すなわちトランジスタ８３のドレ
イン電圧がトランジスタ８４のゲートに供給され、トラ
ンジスタ８４のドレイン電圧がリセット信号として取り
出される場合である。また、第６図の例は、電源端子２
１と接地端子２２の間に、抵抗素子Ｒ３およびＲ４が直
列に接続され、抵抗素子９３Ａおよび９３ＢとＮチャン
ネルＭＯＳ）ランジスタ８３のドレイン・ソースが直列
に接続されるとともに、ＰチャンネルＭＯ３Ｉ−ランジ
スタ８４のソース・ドレインと抵抗素子９４が直列に接
続され、抵抗素子Ｒ３と抵抗素子Ｒ４の接続点がトラン
ジスタ８３のゲートに接続され、すなわち電源電圧■Ｄ
Ｄを抵抗素子Ｒ３の抵抗と抵抗素子Ｒ４の抵抗で分割し
た電位がトランジスタ８３のゲートに供給され、抵抗素
子９３Ａと抵抗素子９３Ｂの接続点がトランジスタ８４
のゲートに接続され、すなわち抵抗素子９３Ａと抵抗素
子９３Ｂの接続点に得られる電圧がトランジスタ８４の
ゲートに供給され、トランジスタ８４のドレイン電圧が
リセット信号として取り出される場合である。

状態記憶回路がＰＮＰ形トランジスタとＮＰＮ形トラン
ジスタで構成される場合、リセット回路は第７図、第８
図、第９図または第１０図に示すように構成する。すな
わち、第７図の例は、第１図の例におけるＰチャンネル
ＭＯ３）ランジスタ８１がＰＮＰ形トランジスタ８５に
、ＮチャンネルＭＯ３）ランジスタ８２がＮＰＮ第Ｎ形
ンジスタ８６に、それぞれ置き換えられたものであり、
第８図の例は、第４図の例におけるＰチャンネルＭＯ３
）ランジスタ８１がＰＮＰ形トランジスタ８５に、Ｎチ
ャンネルＭＯＳトランジスタ８２がＮＰＮ第Ｎ形ンジス
タ８６に、それぞれ置き換えられたものであり、第９図
の例は、第５図の例におけるＮチャンネルＭＯ３）ラン
ジスタ８３がＮＰＮ形トランジスタ８７に、Ｐチャンネ
ルＭＯＳトランジスタ８４がＰＮＰ形トランジスタ８８
に、それぞれ置き換えられたものであり、第１０図の例
は、第６図の例におけるＮチャンネルＭＯＳトランジス
タ８３がＮＰＮ形トランジスタ８７に、ＰチャンネルＭ
Ｏ３）ランジスタ８４がＰＮＰ形トランジスタ８８に、
それぞれ置き換えられたものである。

Ｈ発明の効果 本発明によれば、能動素子のスレッシュホールド電圧の
装置作成時におけるプロセスパラメータのばらつきによ
る装置間でのばらつきや温度による変化にかかわらず、
従って状態記憶回路が動作可能な最低電圧の回路間での
ばらつきや温度による変化にかかわらず、相補的な第１
および第２の導電形式の能動素子のスレッシュホールド
電圧のうちの絶対値が大きい方のスレッシュホールド電
圧をわずかに超える、状態記憶回路が動作可能な最低電
圧において、状態記憶回路を正確かつ確実にリセットす
ることができるとともに、電源電圧の急激な変化にも十
分応答する。

【図面の簡単な説明】

第１図は本発明に係る状態記憶回路リセット装置の一例
を示す接続図、第２図および第３図はその動作の説明の
ための図、第４図〜第１Ｏ図はそれぞれリセット回路の
他の例を示す接続図である。 図中、１０は半導体基板、２１および２２は正および負
の電源電位の端子、３０は状態記憶回路、７０はリセッ
ト回路、８１はＰチャンネルＭＯＳトランジスタ、８２
はＮチャンネルＭＯ３）ランジスタ、９１および９２は
抵抗素子である。 実施例 第１図 第５図 第６図 第７図 リセット回路の他の例 第８図 第９図 リセット回菖の他の例 第１０図

Claims (1)

1. 【特許請求の範囲】 相補的な第１および第２の導電形式の能動素子を有する
   状態記憶回路と、この状態記憶回路をリセットするリセ
   ット回路が、共通の半導体基板上に集積回路として形成
   され、 上記リセット回路が、正および負の電源電位の端子間に
   、第１の導電形式の第１の能動素子と第１のインピーダ
   ンス素子が直列に接続されるとともに、第２のインピー
   ダンス素子と第２の導電形式の第２の能動素子が直列に
   接続され、正もしくは負の電源電位、または正および負
   の電源電位間の電圧を分割した電位が上記第１の能動素
   子の制御電極に供給され、上記第１の能動素子と上記第
   １のインピーダンス素子の接続点の電圧、または上記第
   １のインピーダンス素子ノ分割点の電圧が上記第２の能
   動素子の制御電極に供給され、上記第２のインピーダン
   ス素子と上記第２の能動素子の電圧、または上記第２の
   インピーダンス素子の分割点の接続点の電圧がリセット
   信号として取り出される構成とされた、 状態記憶回路リセット装置。