JPS62209925A - D/a converter - Google Patents
D/a converterInfo
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- JPS62209925A JPS62209925A JP5221186A JP5221186A JPS62209925A JP S62209925 A JPS62209925 A JP S62209925A JP 5221186 A JP5221186 A JP 5221186A JP 5221186 A JP5221186 A JP 5221186A JP S62209925 A JPS62209925 A JP S62209925A
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- Analogue/Digital Conversion (AREA)
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はD/Aコンバータに関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a D/A converter.
周波数カウンタ等のデジタル出力値をアナログ出力に変
換するp/^コンバータとしては、従来、抵抗の甫みづ
けによる方法や、いわゆるレートマルチプライヤによる
パルス平均法があった。As a p/^ converter for converting a digital output value of a frequency counter or the like into an analog output, there have conventionally been a method using resistors and a pulse averaging method using a so-called rate multiplier.
第4図はこのレートマルチプライヤによるパルス平均法
を用いたD/Aコンバークの一例である。FIG. 4 is an example of a D/A converter using the pulse averaging method using this rate multiplier.
図において、(2) (31及び(4)はレートマルチ
プライヤで、これらは直列に順次接続され、発振器(5
)よりの一定周波数のクロックがマルチプライヤ(2)
に供給される。各レートマルチプライヤ(2) +3)
+4)には、入力デジタルデータが与えられ、このレ
ートマルチプライヤ(2) (3) +4)からはそれ
ぞれの入力データで設定された数だけ入力クロックを出
力する。In the figure, (2) (31 and (4) are rate multipliers, which are connected in series sequentially, and the oscillator (5
) is the constant frequency clock from the multiplier (2)
is supplied to Each rate multiplier (2) +3)
+4) is given input digital data, and this rate multiplier (2) (3) +4) outputs the number of input clocks set by each input data.
したがって、カウンタ(勾からは入力データによる設定
値に応じた数Nのパルスが発生する。したかって、この
出力パルスを積分器(5)に供給して積分すればパルス
数Nに応じたアナログ電圧が得られる。Therefore, from the counter (inclination), a number N of pulses is generated according to the set value by the input data.Therefore, if this output pulse is supplied to the integrator (5) and integrated, an analog voltage corresponding to the number N of pulses is generated. is obtained.
このときこのアナログ電圧の値Eoは、例えば3桁のB
CDレートマルチプライヤの場合には、〔発明が解決し
ようとする問題点〕
上述のレートマルチによるD/^コンバータの場合、分
解能を上げようとすると、BCDコードの桁数を多くす
る必要があり、このため、カウンタの数が多くなり複雑
になる。また、応答速度は発振器(5)よりの出力クロ
ック周波数により決まるが、クロック周波数に限界があ
るため、速い応答にすることが困難であるという欠点が
ある。At this time, the value Eo of this analog voltage is, for example, a three-digit B
In the case of a CD rate multiplier, [Problem to be solved by the invention] In the case of the above-mentioned rate multi-based D/^ converter, in order to increase the resolution, it is necessary to increase the number of digits of the BCD code, Therefore, the number of counters increases and becomes complicated. Furthermore, the response speed is determined by the output clock frequency from the oscillator (5), but since there is a limit to the clock frequency, there is a drawback that it is difficult to achieve a fast response.
ごの発明は入力デジタルデータからデユーティ比を演算
する手段と、このデユーティ比に応じてこれより出力と
して得る矩形波信号のハイレベル期間とローレベル期間
とを切り換える矩形波発生手段と、この矩形波信号を積
分してアナログ出力を得る手段とを設ける。The invention comprises a means for calculating a duty ratio from input digital data, a means for generating a rectangular wave for switching between a high level period and a low level period of a rectangular wave signal obtained as an output according to the duty ratio, and a means for generating a rectangular wave signal. and means for integrating the signal to obtain an analog output.
矩形波発生手段よりはデジタル値に応じたデユーティ比
の矩形波が得られ、この矩形波を積分すれば、入力デジ
タル値のアナログ変換出力が得られる。The rectangular wave generating means generates a rectangular wave with a duty ratio corresponding to the digital value, and by integrating this rectangular wave, an analog conversion output of the input digital value can be obtained.
第1図はこの発明によるD/Aコンバータの一例で、入
力デジタルデータはカウンタレジスタ(11)に取り込
まれる。このレジスタ(11)に取り込まれたデジタル
値はデユーティ変調器(12)に供給され、このデジタ
ル値からデユーティ比が演算される。FIG. 1 shows an example of a D/A converter according to the present invention, in which input digital data is taken into a counter register (11). The digital value taken into this register (11) is supplied to the duty modulator (12), and the duty ratio is calculated from this digital value.
この場合、このデユーティ変調器(12)では第2図に
示すように人力デジタル値の最大値に相当するものをフ
ルスケール時間と定め、入力デジタル値とデジタル値の
取り得る最大値との比からフルスケール時間内のオン時
間を求め、オフ時間−(フルケスール時間)−(オン時
間)としてオフ時間を定める。In this case, in this duty modulator (12), as shown in Fig. 2, the time corresponding to the maximum value of the human input digital value is determined as the full scale time, and the The on time within the full scale time is determined, and the off time is determined as off time - (full scale time) - (on time).
このフルケスール時間は入力データのサンプル周期に等
しくしてもよく、また、人力データのサンプル周期より
短い一定時間であってもよい。This full-scale time may be equal to the sampling period of input data, or may be a fixed period of time shorter than the sampling period of human data.
そして、この変調器(12)からは第2図のようにオン
時間ではハイレベル、オフ時間ではローレベルとなる信
号SCを出力する。As shown in FIG. 2, this modulator (12) outputs a signal SC that is at a high level during the on-time and at a low level during the off-time.
この信号SCはスイッチ回路(13)に供給されるとと
もにインバータ(14)により極性反転されてスイッチ
回路(15)に供給される。スイッチ回路(13)
(15)はこれに供給される信号がハイレベルのときオ
ンとなるもので、したがって、信号SCのオン時間では
スイッチ回路(13)がオンとなり、電源端子+Vcc
より抵抗(16)を介してコンデンサ(17)に充電電
流が流れ、また、信号SCのオフ時間ではスイッチ回路
(15)がオンとなり、コンデンサ(17)は放電され
る。つまり、抵抗(16)とコンデンサ(17)により
信号SCが積分され、平滑されアンプ(18)を介して
出力端(19)のアナログ出力として取り出される。This signal SC is supplied to a switch circuit (13), has its polarity inverted by an inverter (14), and is supplied to a switch circuit (15). Switch circuit (13)
(15) is turned on when the signal supplied to it is at a high level. Therefore, during the on time of the signal SC, the switch circuit (13) is turned on, and the power supply terminal +Vcc is turned on.
A charging current flows into the capacitor (17) via the resistor (16), and during the off time of the signal SC, the switch circuit (15) is turned on and the capacitor (17) is discharged. That is, the signal SC is integrated by the resistor (16) and the capacitor (17), smoothed, and taken out as an analog output at the output terminal (19) via the amplifier (18).
なお、この場合、そのときの入力データと前回のデータ
とが比較回路(20)において比較され、差が大きいと
きは、この比較回路(20)の出力COによりスイッチ
回路(21)がオンとされ、抵抗(16)に抵抗(22
)が並列に接続されて充電時定数(積分時定数)が小さ
くされて、入力データの大きな変化に対して応答が早く
なるようにされる。In this case, the current input data and the previous data are compared in the comparison circuit (20), and if the difference is large, the switch circuit (21) is turned on by the output CO of this comparison circuit (20). , resistor (16) to resistor (22
) are connected in parallel to reduce the charging time constant (integration time constant), so that the response to large changes in input data becomes faster.
また、入力データの値が小さく、デユーティ比が小さい
ときは、フルスケール時間を小さくしてオン時間、オフ
時間のくり返し周波数を速くし、応答を早くするととも
にリップルを低減するようにされる。Furthermore, when the input data value is small and the duty ratio is small, the full scale time is shortened to increase the repetition frequency of the on time and off time, thereby speeding up the response and reducing ripple.
なお、カウンタレジスタ(11)及びデユーティ変調器
(12)の部分はマイクロコンピュータで実現でき、そ
の場合のフローチャー1・を第3図に示す。Note that the counter register (11) and duty modulator (12) can be realized by a microcomputer, and a flowchart 1 in that case is shown in FIG.
なお、デユーティ変ma!(12)よりの矩形波出力は
基準クロック周期の整数倍のオン時間、オフ時間を有し
、このクロック周期よりも細かい精度の矩形波出力はそ
のままでは得られないが、例えばオン時間として2クロ
ック周期分と3クロック周期分を交互に出力するように
すれば、0.5クロック周期の精度の出力が得られるこ
とになる。さらに例えばオン時間として2クロック周期
分を2回続けた後に1回3クロツク周期分という出力を
くり返すようにすれば、0.33クロック周期の精度の
出力がというように1クロック周期よりも短い任意の細
かい精度で出力を得ることが可能である。In addition, duty strange ma! The rectangular wave output from (12) has an on time and an off time that are integral multiples of the reference clock period, and a rectangular wave output with a precision finer than this clock period cannot be obtained as it is, but for example, the on time is 2 clocks. By alternately outputting the period and 3 clock periods, an output with an accuracy of 0.5 clock period can be obtained. Furthermore, for example, if the on time is set to 2 clock cycles twice and then the output is repeated once for 3 clock cycles, the output with an accuracy of 0.33 clock cycles will be shorter than 1 clock cycle. It is possible to obtain output with arbitrarily fine precision.
以上のようにこの発明においては、入力デジタル値から
デユーティ比を計算し、ごのデユーティ比の矩形波出力
を得、これを積分してアナログ出力を得るようにしたも
のであるので、矩形波出力のくり返し周期を商くするだ
けで分解能が上がるとともに応答速度も早くなるという
特長がある。As described above, in this invention, the duty ratio is calculated from the input digital value, the rectangular wave output of each duty ratio is obtained, and this is integrated to obtain the analog output. It has the advantage of increasing the resolution and speeding up the response speed simply by reducing the repetition period.
第1図はこの発明によるD/Aコンバータの一例のブロ
ック図、第2図はその説明のための菌。
fj43図はこの発明をマイクロコンピータで実現した
ときの一例のフローチャートを示す図、第4図は従来の
D/^コンバータの一例のブロック図である。
(12)はデユーティ比を演算し矩形波出力を出力する
デユーティ変調器、 (1B)及び(17)は積分用
の抵抗及びコンデンサである。
%コンノぐ−フのブ゛ロツ2刀
第1図
出、力rIL勺目
第2図FIG. 1 is a block diagram of an example of a D/A converter according to the present invention, and FIG. 2 is a diagram for explaining the same. Fig. fj43 is a flowchart of an example of the invention implemented by a microcomputer, and Fig. 4 is a block diagram of an example of a conventional D/^ converter. (12) is a duty modulator that calculates the duty ratio and outputs a rectangular wave output, and (1B) and (17) are integrating resistors and capacitors. %konnogofu's two swords figure 1, power rIL's figure 2
Claims (1)
記デューティ比に応じて出力矩形波信号のハイレベル期
間とローレベル期間とを切り換える矩形波発生手段と、
上記矩形波信号を積分してアナログ出力を得る手段とか
らなるD/Aコンバータ。means for calculating a duty ratio from digital data; and a square wave generating means for switching between a high level period and a low level period of an output square wave signal according to the duty ratio;
A D/A converter comprising means for integrating the rectangular wave signal and obtaining an analog output.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5221186A JPS62209925A (en) | 1986-03-10 | 1986-03-10 | D/a converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5221186A JPS62209925A (en) | 1986-03-10 | 1986-03-10 | D/a converter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62209925A true JPS62209925A (en) | 1987-09-16 |
Family
ID=12908426
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5221186A Pending JPS62209925A (en) | 1986-03-10 | 1986-03-10 | D/a converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62209925A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012124774A (en) * | 2010-12-09 | 2012-06-28 | Advantest Corp | Ad conversion device and da conversion device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57157630A (en) * | 1981-03-25 | 1982-09-29 | Nakamichi Corp | Signal converting circuit |
JPS57203328A (en) * | 1981-06-10 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Digital-to-analog converter |
-
1986
- 1986-03-10 JP JP5221186A patent/JPS62209925A/en active Pending
Patent Citations (2)
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US8941521B2 (en) | 2010-12-09 | 2015-01-27 | Advantest Corporation | Analog to digital converter and digital to analog converter |
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