JPS62208651A - 半導体パツケ−ジ - Google Patents

半導体パツケ−ジ

Info

Publication number
JPS62208651A
JPS62208651A JP61050810A JP5081086A JPS62208651A JP S62208651 A JPS62208651 A JP S62208651A JP 61050810 A JP61050810 A JP 61050810A JP 5081086 A JP5081086 A JP 5081086A JP S62208651 A JPS62208651 A JP S62208651A
Authority
JP
Japan
Prior art keywords
substrate
resin
groove
dam
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61050810A
Other languages
English (en)
Inventor
Tetsuya Ueda
哲也 上田
Haruo Shimamoto
晴夫 島本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61050810A priority Critical patent/JPS62208651A/ja
Publication of JPS62208651A publication Critical patent/JPS62208651A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分畔〕 この発明は、ＩＣカード等薄型実装モジュールＩＣの樹
脂封止に関するものである。
〔従来の技術〕
ＴＣを封止する方法には低圧ｌ・ランスファー法をはじ
めとして種々の方法があるが、ここでは）Ｓイブリッド
ＩＣの封止方法として一般的に用いられているボッティ
ング法について説明する。
即ちハイブリッドＩＣの封１に方法は、第３図に示ず」
うに、基板１上にダイボンド材を用いて■０チッー１２
を接着し、金属細線３で電気的接続を行っｌ−後、ディ
スペンサ等により封止用樹脂４を上方から垂らして封止
する方法がとられてきた。
ところがこの際、樹脂の種類に、】、っては基板上の他
の部分へ樹脂が流出し、）Ｃチップと基板上の配線を接
続する金属細線３の露出及び不要部への樹脂付着という
問題があった。
この問題を防ぐ方法として第４図に示すように基板上に
流れ止め用のダム５を設けるか、パッケージを凹状にす
るかし、そのキャビティ内部６へ樹脂を封＋Ｌすること
により対策として来ｔこ。
〔発明が解決しようとする問題点〕
しかしこの従来の方法によると、樹脂表面が平坦となら
ず、また平坦性を得るｔこめに」二から押えろ等の成形
を加えた場合、余分な樹脂が逃げることができず、その
ｔこめ、樹脂が硬化しｌ、−後に平坦にするｔ−めに表
面を研摩する等の方法を行ってきた。ところがこの方法
に、ｌ、ると、機械的ストレスに、ｌ、ｌ）　Ｔ　Ｃど
基板導体とをつなぐ金属細線の断線及び基板表面上パタ
ーンの断線、発熱など、イ―頼性１問題が多く、またそ
のために作業時間を多く要するなどの欠点があっｌ二。
乙の発明は上記のような問題点を解消するためになされ
たもので、簡単に樹脂表面の平坦性が得られる半導体パ
ッケージを得ることを目的とする。
〔問題点を解決するための手段〕
乙の発明による半導体パッケージは、基板上の凹部また
はダムの一部に、余分な樹脂が外部に流れ出ろための溝
まｒｘは穴を作成１７たものである。
〔作用〕
乙の発明における溝又は穴にＪ、す、余分な樹脂は外部
に放出さ第１、平１１１性お」、び第４型を必要とする
封止工程において加工（成形）が容易になる。
〔実施例〕
以下この発明の実施例を図について説明する。
第１図において、１は基板、７はこの基板１に設けられ
た凹部で、その中にＩＣチップ２が搭載され、その」二
から封止用樹脂が垂らさねる。８ばこの凹部７から基板
側面に連通ずる逃げ溝である。
なおこの溝８は基板作成時に作成するか、或いはまｔ：
ノん板−１−に溝の部分の切れている々′ムを設けるか
のともらでも良い。このようにすると、余分な樹脂が上
記逃げ溝８を通って外部に流第１出し、自ら樹脂表面は
平坦どなる。
なお第２図はこの考案の他の実施例を示すもので、基板
１とＩＣチップ２との接着部分の横に樹脂が逃げるため
の穴９を設けたものである。まｔこ上記実施例では、Ｉ
Ｃチップの樹脂封止のうち、ボッティング法について説
明したが、樹脂封止の方法は低圧トランスファーなど他
の方法でもよい。
〔発明の効果〕
以、上のＪ゛うにこの発明によ第１ば、ＩＣカード等薄
型実装モジュールのｊＭ脂封止において、平坦な表面を
作ることが容易にでき、また研摩による歩留の低下も防
げ、かつ生産性を向−ヒすることが可能となるなどのす
ぐ第１た効果がある。
【図面の簡単な説明】
第１図はこの発明の−・実施例を示す斜視図、第２図は
乙の発明の他の実施例を示す斜視図、第３図、第４図は
従来の半導体装封市の方法を示す斜視図である。 図中、１は基板、２はＴ　Ｏチップ、７ば凹部、８は溝
、９は穴である。 尚、図中同一符号は同−又は相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）基板上の凹部またはダム内に塔載されたＩＣを樹
    脂封止するものにおいて、上記凹部またはダムの一部に
    、封止樹脂を外部へ逃がすための溝または穴を配設した
    ことを特徴とする半導体パッケージ。
  2. （２）上記溝または穴がＩＣ周辺部から基板の外部へ通
    じていることを特徴とする特許請求の範囲第１項記載の
    半導体パッケージ。
JP61050810A 1986-03-07 1986-03-07 半導体パツケ−ジ Pending JPS62208651A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61050810A JPS62208651A (ja) 1986-03-07 1986-03-07 半導体パツケ−ジ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61050810A JPS62208651A (ja) 1986-03-07 1986-03-07 半導体パツケ−ジ

Publications (1)

Publication Number Publication Date
JPS62208651A true JPS62208651A (ja) 1987-09-12

Family

ID=12869117

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61050810A Pending JPS62208651A (ja) 1986-03-07 1986-03-07 半導体パツケ−ジ

Country Status (1)

Country Link
JP (1) JPS62208651A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0412545A2 (en) * 1989-08-11 1991-02-13 Hitachi Maxell Ltd. IC package and IC card incorporating the same thereinto
US5780924A (en) * 1996-05-07 1998-07-14 Lsi Logic Corporation Integrated circuit underfill reservoir

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0412545A2 (en) * 1989-08-11 1991-02-13 Hitachi Maxell Ltd. IC package and IC card incorporating the same thereinto
US5780924A (en) * 1996-05-07 1998-07-14 Lsi Logic Corporation Integrated circuit underfill reservoir

Similar Documents

Publication Publication Date Title
KR100280762B1 (ko) 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
US6166328A (en) Package stack via bottom leaded plastic (BLP) packaging
EP1315605B1 (en) Mold and method for encapsulating an electronic device
US6541307B2 (en) Multimedia chip package
JP3169919B2 (ja) ボールグリッドアレイ型半導体装置及びその製造方法
KR100219791B1 (ko) 반도체장치와 반도체장치의 제조방법 및 리드프레임의제조방법
US5653891A (en) Method of producing a semiconductor device with a heat sink
US5067008A (en) Ic package and ic card incorporating the same thereinto
JPH11121507A (ja) 半導体装置およびその製造方法
US5929513A (en) Semiconductor device and heat sink used therein
JPH0394431A (ja) 半導体装置およびその製造方法
JPS62208651A (ja) 半導体パツケ−ジ
JPH10116846A (ja) 樹脂封止型半導体装置の製造方法およびモールド金型
JPH06151703A (ja) 半導体装置及びその成形方法
JP2840166B2 (ja) 半導体装置
CN100463132C (zh) 晶片封装结构及其制造方法
JPS6050346B2 (ja) 半導体装置の製造方法
JPS61285730A (ja) 半導体装置の製造方法及びこれに用いる樹脂封止部材
JPH03250657A (ja) 表裏両面実装可能な樹脂封止型半導体装置
JPH0422159A (ja) 半導体集積回路装置およびその製造方法
JPS59158579A (ja) 半導体搭載用プリント配線基板の製造方法
JPH02198147A (ja) Ｉｃパッケージ
JPH09283549A (ja) 半導体装置およびその製造方法
JPH08181270A (ja) 樹脂封止型半導体装置用リードフレームとそれを用いた半導体装置およびその製造方法
KR970013137A (ko) 칩 캐비티(cavity)가 형성된 멀티칩 패키지의 제조방법