JPS62208126A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、演算処理装置に関し、特に指数部可変長表現
と指数部固定長表現による両浮動小数点数の演算を効率
よく行う演算処理装置に関するものである。

〔発明の背景〕

浮動小数点表現は、大きな数も小さな数も同一精度で取
り扱うことができるため、特に科学技術計算に多く利用
されている表現形式である。

しかし、従来の浮動小数点表現では、指数表現部（以下
、単に指数部と記す）の長さが固定であったため、表現
できる数の範囲が限られるとともに、指数部の値が小さ
くて少ない情報ですむ場合でも、その余った部分で仮数
部の精度を上げる等の柔軟性がないという欠点があった
。

そこで、指数部を可変長にして、±１に近い数値は高精
度で表現する一方、極端に大きな数や極端に小さな数で
も表現できる柔軟性のある浮動小数点数の表現法および
演算装置が提案された。

〔情報処理学会論文誌第２４巻第２号（５８／３）「２
重指数分割に基づくデータ長独立実数値表現法■」およ
び特開昭５９−１１４４４号公報「浮動小数点演算装置
」参照。〕しかし、この演算装置においては、従来の指
数部固定長表現による演算と、指数部可変長表現による
演算との両演算を同一の演算装置内で効率よく行うこと
については開示していない。

第２図、第３図は、それぞれ従来の指数部固定長浮動小
数点データ形式の例を示す図である。

浮動小数点表現は、一般的には、第２図に示す形式で示
される。第２図において、フィールド１は仮数部３の符
号を示す符号部で、これによりこの浮動小数点数が正数
か負数かを判別する。フィールド２は指数部、フィール
ド３は仮数部である。

すなわち、数Ｘが正数である場合には、指数ｅと仮数ｆ
とで、ｘ＝２８−ｆのように表現される。

具体的な例を、第３図に示す。第２図（ａ）は単精度デ
ータの３２ビツト構成の場合、第３図（ｂ）は倍精度デ
ータの６４ビツト構成の場合を、それぞれ示している。

フィールド１は１ビツトで構成され、仮数部の符号を示
す符号部、フィールド４は７ビツトで構成され、２の補
数表示で値が表わされる指数部、フィールド５は２４ビ
ツトまたは５６ビツトで構成され、２の補数表示で値が
表わされる仮数部である（ただし、仮数部は正規化され
、最上位ビットは隠されて表現されているものとする）
。なお、６は指数部４と仮数部５との分離点である。

第２図、第３図に示すように、従来の指数部固定長表現
では、指数部４と仮数部５との分離点６が固定されてい
た。このため、従来の指数部固定長表現での加減乗除算
等の演算では、指数部４と仮数部５の各ビット数が固定
であるため、演算制御が比較的簡単であった。

第４図は、前述し、た先願による指数部可変長表現の浮
動小数点データ形式の例を示す図である。

第４図（ａ）（ｂ）において、フィールド１は符号部、
フィールド６は分離点、フィールド７は第１指数部（指
数部前半部）、フィールド８は指数部長区切部、フィー
ルド９は第２指数部（指数部後半部）、フィールド１０
は仮数部である。

第４図に示すように、指数部可変長表現では、符号部１
、指数部７，８，９、仮数部１０の合計ビット数は固定
であるが、この限られた範囲内において指数部７，８．
９と仮数部１０の各ビット長が可変となる。つまり、指
数部７，８．９と仮数部１０の分離点６が移動する。し
たがって、前述したように１表現可能な数の範囲の拡大
と１表現精度の柔軟性を具備する反面、演算制御は指数
部固定長表現の場合と比べて複雑となる。

また、従来開発された科学技術プロゲラ１１の殆どすべ
てが指数部固定長データを基本としているので、演算処
理装置は指数部可変長データの演算のみならず、指数部
固定長データの演算も実行できるように構成することが
要求される。この要求を満足させると、演算制御はさら
に複雑となる。

なお、これ以降の説明では、指数部固定長表現、指数部
固定長データ、および指数部可変長表現、指数部可変長
データを、それぞれ単に固定長表現。

固定長データおよび可変長表現、可変長データと略記す
る。

〔発明の目的〕

本発明の目的は、このような従来の問題点を解決し、可
変長データと固定長データの両浮動小数点演算を実行す
る場合、少ない回路を用いて効率よく演算でき、同一プ
ログラム内で両データの演算を自由に混在可能とする演
算装置を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明の演算処理装置は、浮
動小数点データの演算を行う演算処理装置において、指
数部固定長浮動小数点データの演算まはた指数部可変長
浮動小数点データの演算であることを識別するために２
組の命令セットをもつ、命令制御手段と、該制御手段の
演算識別結果により、該両浮動小数点データの演算に先
立って共通指数部固定長浮動小数点データに変換する第
１の変換手段と、該制御手段の演算識別結果により、演
算結果の該共通指数部固定長浮動小数点データを該両浮
動小数点データのいずれかに変換する第２の変換手段を
有することを特徴とする。

〔発明の実施例〕

本発明の詳細な説明する前に、先ず本発明で用いる可変
長表現について述べる。

本発明で用いる可変長表現の特徴は、指数部内の先行す
る０の列、あるいは１の列（第４図（ａ）（ｂ）に示す
第１指数部７に該当する）により指数部の長さを指定す
る点にある。これにより、高頻度で出現する±１に近い
数値は、指数部を短くして仮数部を長くとることができ
、従来の固定長表現より精度よく表現できる。また、従
来の固定長表現では表現不可能であった大きな数、ある
いは小さな数については、指数部を長くとることにより
表現が可能になる。

いま、表現しようとする数をＸとし、これを２つの数ｅ
とｆとで次のように表現する。

ｘ＝２６−ｆ　　　　　　　　　　　　　・・・（１）
ここで、値を一意的にするため、ｅとｆに次の条件を設
ける。

（ｉ）ｘ＞Ｏの場合 ｅ：整数　　　　　　　　　　　　　・・・（２）１≦
ｆ＜２　　　　　　　　　　　　　　　　　　　・・・
（３）ｆ＝１．ｆｌｆｚ・・・・・・ｆ、・・・・・・
　　　　　　　・・・（４）上記（４）において、ｆｌ
・・・ｆ、・・・を仮数部のビットバタンとする。なお
、以下の実施例で用いる固定長表現および共通表現での
仮数部も、同じビットバタンとする。

（ａ）ｅ＞Ｏのとき、ｅが２進ｍ桁で表わせる範囲は次
のようになる（なお、ｍ〉０）。

２ａ″″！≦ｅ≦２１′−１−（５） 上式（５）に式（３）のｆの範囲も含めて、Ｘの範囲で
表わせば、次のようになる。

２　ｚａ−ｔ≦ｘ　＜　２　”　　　　　　　　　　　
＝・（６）（ｂ）ｅ（Ｑのとき、Ｘの範囲を次式で表わ
す。

２−■≦ｘ　＜　２−”−’　　　　　　　　　−（７
）上式（７）をｅの範囲で表わせば、次のようになる。

−２”≦ｅ≦−２”−’−１−（８） 上式（８）より、ｅの表現を２の補数表現と考えて、仮
数ｆついても次のようにする。

ｘ　＜　Ｏのとき、 一２≦＋〈−１・・・（３）′ なお、上式（５）と（８）には、６＝Ｑ、６＝−１の場
合が含まれていないが、これはｍ＝ｏと解釈する。これ
らを含めて、ｅが２進ｍ桁で表わされる場合の整数ｅの
内部表現を次のようにする。

・・・（９） ここで定められたｍとｅ　ｍｌ・・・ｅｚｅｘの列とか
ら。

ｍの識別ビット列を左に追加して指数部を次のとおりに
構成する。

式（１０）のビット列の符号のない固定小数点２進数と
しての大小順は、ｅの大小順に一致する。

Ｘの大小順は、仮数部を含めて考えても、ｅの大小順に
一致する。

（ｉｉ）ｘ（Ｑの場合、 この場合も、（ｉ）とほぼ同様で、上式（６）の代りに
、Ｘの範囲を次のようにする（ｅ〉０のとき）。

一２１ｍ≦ｘ＜−２’″−１・・・（６）′また、上式
（７）の代りに、Ｘの範囲を次のようにする（ｅ〈０の
とき）。

２　ａｍ−ｔ≦　ｘ＜−２−’−膳　　　　　　　　　
　　　　　…（７）′ｘ　＜　Ｏでは、Ｘの順とｅの順
が逆であることを考慮して、式（１０）の順を逆にすれ
ばよいが、これは工の補数をとることにより得られるの
で、上式（１０）の代り辷次のようにする。

なお、上式（１０）’　において、丁のように上線のあ
るものは、各ビットのＯと１の反転操作を表わしている
。

また、上式（１０）、（１０）’　における■■　■は
、それぞれ、第４図に示す第１指数部７、指数部長区切
部８．第２指数部９に対応するものである。

第５図は１本発明で用いる可変長表現と従来の固定長表
現との指数部の対応例を示す図である。

第５図から明らかなように、可変長表現では。

仮数部の符号の次に、先行するＯの列あるいは１の列に
より、Ｘ≧０でｅ≧Ｏと、Ｘ≧０でｅ　＜　０と、ｘ　
＜　Ｏでｅ≧０と、ｘ　＜　Ｏでｅ　＜　Ｏとを区別で
き、また、指数部長区切部と第２指数部の長さｍ−１桁
を識別することができる。

以下、本発明の詳細な説明する。

第１図は、本発明の実施例を示す演算処理装置の構成図
である。

第１図において、５０は記憶装置、５１はＰＲ。

〜ＦＲｓの４個のレジスタで植成される浮動小数点レジ
スタ、１００は命令制御装置、１０１は命令バッファ、
１０２は命令レジスタ、１０３はデコーダ、２００は浮
動小数点演算処理装置、２０１゜２０２．２０５，２０
６，２１１〜２１４，２１７゜２１８．２２０はレジス
タ、５２，５３，２０７〜２１０，２２１はセレクタ、
２１５は指数部演算器、２１６は仮数部演算器、２０３
，２０４゜２１９は変換回路である。

本実施例で用いるデータの表現形式は、固定長表現デー
タとして、第３図（ｂ）に示す倍精度固定長表現データ
（データ長６４ビツト）を、可変長表現データとして、
第４図（ｂ）に示す倍精度可変長表現データ（データ長
６４ビツト）を、それぞれ用いる。記憶装置５０だけで
なく、浮動小数点レジスタ５１にも、これら両方のデー
タが混在して記憶されている。

第１図では両表現データの演算に先立って、これらを共
通の固定長表現データに変換するが、ここでは、変換後
の固定長表現データとして拡張固定長表現データを用い
る。可変長表現データとして、第４図（ｂ）に示す倍精
度データを用いると、仮数部の最大ビット長は６１ビツ
トである。また。

拡張固定長表現で表わされた場合の指数部の最大ビット
数は、ここでは３１ビツトとする。この値は、指数部の
ビット数が増大し、仮数部のビット数がそれに伴って減
少していき、これが０になる時点における値であって、
十分に広範囲のデータを表現できる。実際には１表現可
能なデータの範囲をさらに拡張することができる。すな
わち、仮数部のビット数が０になったとき、第４図（ｂ
）に示す第１指数部７を増加させ、それに伴って第２指
数部９を減少させることにより、範囲はさらに拡張され
る。

第６図は、本発明で用いられる拡張固定長表現データの
＋’ｌｔ成図である。

第６図において、フィールド１は１ビツトの符号部、フ
ィールド１１は３１ビツトの指数部、フィールド１２は
６４ビツトの仮数部である。なお、仮数部１２は最大６
１ビツトで済むが、８ビツトのバイト単位にノーマライ
ズして６４ビツトにする。

第７図は、第１図の変換回路２０３，２０４における可
変長データから拡張固定長データへの変換操作を示す図
、第８図は同じく変換回路２１９における拡張固定長デ
ータから可変長データへの変換操作を示す図である。

第１図、第７図および第８図により、固定長データおよ
び可変長データの両演算の処理方法を説明する。

第１図においては、加減乗除算で用いる演算器を両演算
で共用し、効率よく演算処理を行い、メモリと浮動小数
点レジスタ間およびメモリと演算器間、さらに浮動小数
点レジスタと演算器間のデータ幅およびデータ構造は共
通にし、両浮動小数点演算を区別するために命令セット
を２組用意して演算処理を行う。

（１）記憶装置５０から浮動小数点レジスタ５１へのデ
ータの読出し。

このために公知のロード命令が使用される。すなわち、
ロード命令が命令レジスタ１０２にセットされ、デコー
ダ１０３で解読されると、メモリアクセス回路３００が
、この命令に応答して記憶表ｈ￥５０のアドレスを発生
して、記憶装置５０をアクセスし、この命令が指定する
アドレスのデータが線Ｌ１１２およびセレクタ５２を介
して浮動小数点レジスタに格納される。浮動小数点レジ
スタ５１内の、このデータを格納すべきレジスタＦ　Ｒ
ｔ　　（ｉ　＝　１〜４）も、この命令により指定され
る０本実施例では、ロード命令は可変長データと固定長
データについて同一の命令コードのものが使用される。

（２）浮動小数点レジスタ５１から記憶装置５０へのデ
ータの格納。

このために公知のストア命令が使用される。すなわち、
ストア命令が命令レジスタ１０２にセットされ、デコー
ダ１０３で解読されると、浮動小数点レジスタ５１内の
この命令が指定するレジスタＦＲａ　　（Ｊ＝１〜４）
からデータが読み出され、線Ｌ１１１を介して記憶装置
５０内の、この命令が指定するアドレス位置にメモリア
クセス回路３００により書きこまれる。本実施例におい
ては、ストア命令は可変長データと固定長データについ
て同一の命令コードのものが使用される。

（３）データ演算 データ演算を指定する命令は大きく分けて二つある。第
１は、浮動小数点レジスタ５１内の二つのレジスタＦ　
Ｒ１，Ｆ　ＲＪから第１．第２のデータを読み出し、レ
ジスタＦ　Ｒ＋　に演算結果を格納すべきことを指定す
る命令である。第２は、浮動小数点レジスタ５１内の一
つのレジスタＦ　ＲＪ　から第１のデータを読み出し、
記憶装置５０のあるアドレスから第２のデータを読み出
し、演算結果をこのレジスタＦ　ＲＪに格納することを
指定する命令である。セレクタ５３は第１の命令に応答
してレジスタＦ　ＲＪ　から読み出した第２のデータを
選択し、第２の命令に応答して記憶装置５０から読み出
された第２のデータを選択するものである。

このようなセレクタ５３の動作はデコーダ１０３により
制御される。

セレクタ２０７〜２１０，２２１はデコーダ１０３の出
力信号線Ｌ１００により動作が制御される。これらのセ
レクタの入力線に付けられた「０」と「１」は、それぞ
れの入力線が信号線Ｌ１００がそれぞれｒＯＪ、ｒｌｊ
のときに選択されることを示す。

（ｉ）固定長データの演算 このときにはデコーダ１０３の出力信号線Ｌ１００は「
０」になっている、浮動小数点レジスタ５１から信号線
Ｌ１ｏ１を介して第１のデータをレジスタ２０１にセッ
トし、浮動小数点レジスタ５１又は記憶装置５０から読
み出された第２のデータは信号線Ｌ１０６又は信号線Ｌ
１０７を介し、セレクタ５３を介してレジスタ２０２に
セットする０次に第１のデータの符号部と指数部（第Ｏ
〜第７ビツト）を、セレクタ２０７を介してレジスタ２
１１に、仮数部（第８〜第６３ビツト）をセレクタ２０
９を介してレジスタ２１３にセットし、第２のデータの
符号部と指数部（第Ｏ〜第７ビツト）を、セレクタ２０
８を介してレジスタ２１２に、仮数部（第８〜第６３ビ
ツト）をセレクタ２１０を介してレジスタ２１４に、そ
れぞれセットする。なお、仮数部は、５６ビツトである
ため、下位の８ビツトにａｌｌ“０″を追加して、左詰
めのレジスタ２１３，２１４にセットするものとする。

また、指数部は７ビツトであるため、前に指数部の最上
位ビットを２４ビツト付加し、符号部と合せて３１ビツ
トとして、レジスタ２１１．２１２にそれぞれセットす
る。

次に、第１と第２のデータの符号部と指数部を指数部演
算器２１５に入力し、また仮数部を仮数部演算器２１６
に入力して、それぞれ演算を行う。

このときに１両演算器２１５，２１６相互間で制御情報
の授受を行う。例えば、指数部演算器２１５から仮数部
演算器２１６に対し、信号線Ｌ１０４を介して、加減算
における指数部の桁合わせのための仮数部のシフト数等
の制御情報を転送する一方、仮数部演算器２１６から指
数部演算器２１５に対し、信号線Ｌ１０５を介して、加
減算における仮数部のポストシフト数（仮数部の正規化
のためのシフト数）等の制御情報を転送する。

両演算器２１５，２１６からの演算結果は、それぞれレ
ジスタ２１７，２１８にセットされ、セレクタ２２１、
信号線Ｌ１０３、セレクタ５２を介して浮動小数点レジ
スタ５１に転送される。なお。

レジスタ２１８にセットされた６４ビツトの仮数部のう
ち、上位５６ビツトが選択されてセレクタ２２１に送ら
れる。また、レジスタ２１７にセットされた指数部３１
ビツトのうち下位７ビツトが選択されてセレクタ２２１
に送られる。

（３Ｘ）可変長データの演算 このときにはデコーダ１０３の出力信号線Ｌ１００は「
１」になっている。

固定長データの場合と同じように、第１のデータは信号
線Ｌ１０１を介して変換回路２０３に入力され、可変長
データから拡張固定長データに変換された後、符号部と
仮数部（第０〜第３１ビツト）はセレクタ２０７を介し
てレジスタ２１１へ、仮数部（第３２〜第９５ビツト）
はセレクタ２０９を介してレジスタ２１３にそれぞれセ
ットされる。

続いて、第２のデータは信号線Ｌ１０２を介して変換回
路２０４に入力され、拡張固定長データに変換された後
、符号部と指数部（第０〜第３１ビツト）はセレクタ２
０８を介してレジスタ２１２に、仮数部（第３２〜第９
５ビツト）はセレクタ２１０を介してレジスタ２１４に
それぞれセットされる。

変換回路２０３，２０４における変換操作を第７図によ
り説明する。

第７図において、２５０はｍ値検出回路（ｍは、第４図
（ａ）（ｂ）に示したｍである）、２５１゜２５３は左
シスタ、２５２，２５４は反転回路、２５５はセレクタ
、２５６〜２５９はレジスタである。レジスタ２５６に
格納されている可変長データは、符号部ａ　（１ビツト
）と、第１指数部ｂ（ｍ＋１ビツト）と、指数部長区切
部ｃ　（１ビツト）と、第２指数部ｄ（ｍ−１ビツト）
と、仮数部ｅ　（６２−２ｍビット）から構成されてお
り、これがそのままレジスタ２５７の内容として移され
るとともに、符号部ａと第１指数部すの間に第１指数部
すの最上位ビットが一定数のビットｆだけ補足され、９
５ビツトとなる。次に、ｂ、Ｑ。

ｄ、ｅの部分をｍ値検出回路２５０に入力して。

ｍ＝ｏのときはシフトカウント２を、ｍ≠０のときはシ
フトカウント（ｍ＋３）を、それぞれ左シフタ２５１に
加える。符号部ａを除くレジスタ２５７に格納されたデ
ータを左シフタ２５１に入力して、カウント数だけ左シ
フトし、シフトされた結果のデータをレジスタ２５８に
セットする。

この場合、シフトアウトされたｆ部の上位ビットは除去
され、かつ残ったｆ、ｂ、ｃの部分は反転回路２５２を
介して反転されてセットされるとともに、下位の空いた
部分にはａｌｌ”Ｏ”が補充される。

さらに、レジスタ２５８に格納されたデータを左シフタ
２５３に入力し、ｍ値検出回路２５０で検出されたｍが
ｍ＝Ｏのときには、シフトアウト１、ｍ≠０のときには
シフトカウント（ｍ−１）だけ左シフトする。シフト結
果のうちシフトアウトされた上位部分を除去するととも
に、レジスタ２５７から符号部ａをそのまま移し、さら
に反転回路を介して、ｆ、ｂ、ｃ、ｄの部分からｆ／ｆ
。

ｂ　／　ｂ　、　ｃ　／　ｃ　、　ｄ　／　ｄを作って
、レジスタ２５９にセットする。仮数部ｅをそのままレ
ジスタ２５９にセットするとともに、下位の空いた部分
をａｌｌ”Ｏ”で補充する。

なお、ｍ値検出回路２５０は、連続するａｌｌ“１”ま
たはａｌｌ“０”の数を計数するが、この計算方法とし
ては、例えば、従来の浮動小数点演算器での正規化処理
において、仮数部の最上位ビットからの連続したａｌｌ
“０″′の数を計数する場合の論理構成を利用すること
により、簡単に実現できる。

また、第７図では、可変長データから拡張固定長データ
への変換操作の一例を示しているが、同じ機能を有する
他の方法に置換えることも可能である。

このようにして、拡張固定長データに変換され、第１図
のレジスタ２１１と２１２にセットされた符号部と指数
部は、指数部演算器２１５に入力され、一方レジスタ２
１３と２１４にセットされた仮数部は、仮数部演算器２
１６に入力されて、それぞれ演算される。

このとき、指数部演算器２１５から仮数部演算器２１６
へは、信号線Ｌ１０４関介して、固定長データの演算の
場合と同じ制御情報が転送され、また仮数部演算器２１
６から指数部演算器２１５へは、信号線Ｌ　１．０５を
介して制御情報が転送される。

再演算器２１５，２１６で演算された結果は、それぞれ
レジスタ２１７，２１８を経由して変換回路２１９に入
力され、拡張固定長データから可変長データに変換され
た後、変換後の可変長データの６４ビツトがレジスタ２
２０、セレクタ２２１を介し、信号線Ｌ１０３を介して
セレクタ５２を介して浮動小数点レジスタに転送される
。

変換回路２１９における変換操作の一例を、第８図によ
り説明する。

第８図において、２７０，２７４は反転回路、２７１は
ｍ値検出回路、２７２は”　ｎ　＝３０−　ｍ　ｔｒの
計算回路、２７３，２７５は右シフタ、２７６はセレク
タ、２７７〜２８１はレジスタである。

レジスタ２７７に格納された拡張固定長データは、符号
部ｇと指数部）１ｙｌ＊ｊと仮数部ｋがらなり、このう
ち指数部ｈｐｌｔＪが反転回路２７０を介して、ｈ／丁
Ｈｚ／ｚｅ　５７丁に変換され、仮数部にはそのままレ
ジスタ２７８にセットされる。レジスタ２７８に格納さ
れた指数部ｈ／ｈ。

ｉ／Ｌ　ｊ／ｊと仮数部には右シフタ２７３に入力され
るとともに、指数部ｈ／、ｈｓ　ｌ／１１　ｊ／ｊがｍ
値検出回路２７１に入力され、続いて”　ｎ＝３０−ｍ
”計算回路２７２に入力される。右シフタ２７３に入力
されたデータは、”　ｎ　−３０−ｍ　”計算回路２７
２の計算結果、ｎ＝ｏのときシフトカウント１．ｎ−１
のときシフトカウント（ｎ−１）だけ右シフトされ、そ
の結果がレジスタ２７９にセットされる。レジスタ２７
９にセラ・トされるデータの上位部分には指数部の最上
位ピット値が追加され、また下位部分の一定ビット値は
切捨てられる。レジスタ２７９のデータがレジスタ２８
０にセットされる際に、第１指数部ｈ／丁と指数部長区
切部ｉ／Ｔのみが反転回路２７４で反転されて、ｈ／ｈ
＠ｉ／ｉとなる。レジスタ２８０に格納されたデータは
再度、右シフタ２７５に入力され、ｎ＝ｏのときはシフ
トカウント２、ｎ−１のときはシフトカウント（ｎ＋３
）だけ右シフトされる。シフト結果は、レジスタ２８１
にセットされる。そのとき、符号部ｇはレジスタ２７７
からそのまま移されるとともに、仮数部にの余った下位
部分は除去され、６４ビツトとされる。

なお、第８図では、拡張固定長データから可変長データ
への変換操作の一例を示しているが、同等の機能を有す
る他の方法に置換えられることもできる。

さらに、第７図と第８図の機能中で、共用可能なものは
共用してもよく、例えば、シフタ２５１゜２５３．２７
３，２７５に、左右両方向のシフト機能を持たせて、こ
れを共用させれば使用個数を減少させることができる。

また、第１図では、３２ビツト幅の演算器を指数部演算
器として共用しているが、それぞれ８ビット幅と３２ビ
ツト幅の２種類の演算器を用いてもよい。

第１図において、固定長データの演算と可変長データの
演算の識別は、２組の命令セットを設けることにより行
なわれる。すなわち、メモリから読み出された命令群が
命令バッファ１０１にセットされ、その中の１つが命令
レジスタに取り出されて、デコーダ１０３で解読される
と、固定長データの演算か、可変長データの演算がが判
別される。その結果を信号線Ｌ１００を用いて浮動小数
点演算処理装置に指示することにより両演算を区別して
実行する。すなわち、固定長データの時は信号線Ｌ１０
０が“０″′を示しており、固定長データの演算を選択
し、可変長データの時は、信号線Ｌ１００が“１”を示
しており、可変長データの演算が選択される。また、こ
のようにすれば、従来より用いられている固定長データ
の演算実行プログラムは何ら変更する必要がない。

〔発明の効果〕

以上説明したように、本発明によれば、指数部可変長デ
ータの演算に先立って、可変長データを固定長データに
変換して演算するので、両データの演算に演算器の大部
分を共用でき、効率よく両データの演算を行うことがで
きる。また、両データの演算を区別するために命令を用
いているので同一プログラム内においても自由に両デー
タの演算が混在可能となる。すなわち、±１付近や、固
定長データで表現不可能な範囲は可変長データにより、
その他の部分は固定長データで演算させることがソフト
ウェアで簡単に行うことが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す演算処理装置の構成図
、第２図、第３図は従来の指数部固定長浮動小数点デー
タ形式の例を示す図、第４図は先願による指数部可変長
表現の浮動小数点データ形式の例を示す図、第５図は本
発明で用いられる可変長表現と従来の固定長表現の指数
部の対応例を示す図、第６図は本発明で用いられる拡張
固定長表現データの構成図、第７図は第１図の可変長デ
ータから拡張固定長データへの変換回路の図、第８図は
同じく、拡張固定長データから可変長データへの変換回
路の図である。 １００・・・命令制御装置、２００・・・浮動小数点演
算装置、２１４，２１５，２１６・・・演算器、２０４
゜２２１・・・変換回路、２５１，２５３，２７３゜２
７５・・・シフタ。

Claims (1)

1. 【特許請求の範囲】 １、浮動小数点データの演算を行う演算処理装置におい
   て、指数部固定長浮動小数点データの演算または指数部
   可変長浮動小数点データの演算であることを識別するた
   めの２組の命令セットをもつ命令制御手段と、該制御手
   段の演算識別結果により、該両浮動小数点データの演算
   に先立つて共通指数部固定長浮動小数点データに変換す
   る第１の変換手段と、該制御手段の演算識別結果により
   、演算結果の該共通指数部固定長浮動小数点データを、
   該両浮動小数点データのいずれかに変換する第２の変換
   手段とを有することを特徴とする演算処理装置。 ２、前記可変長浮動小数点データは、指数部の長さを、
   該指数部前半部の“０”の列、あるいは“１”の列の長
   さにより指定することを特徴とする特許請求の範囲第１
   項記載の演算処理装置。