JPS62202563A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JPS62202563A JPS62202563A JP4411786A JP4411786A JPS62202563A JP S62202563 A JPS62202563 A JP S62202563A JP 4411786 A JP4411786 A JP 4411786A JP 4411786 A JP4411786 A JP 4411786A JP S62202563 A JPS62202563 A JP S62202563A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ヘテロ接合型の電界効果トランジスタ（ＦＥＴ）のソー
ス抵抗Ｒ８を引き下げるために、２次元電子ガス（以下
２ＤＨＧと略記する）供給層とキャップ層との間に形成
したヘテロ接合界面にも２０ＥＧを発生させる構造を提
起する。
ス抵抗Ｒ８を引き下げるために、２次元電子ガス（以下
２ＤＨＧと略記する）供給層とキャップ層との間に形成
したヘテロ接合界面にも２０ＥＧを発生させる構造を提
起する。
本発明はソース抵抗Ｒ８を引き下げたヘテロ接合ＦＩＥ
Ｔの構造に関する。
Ｔの構造に関する。
ヘテロ接合ＦＥＴは、ヘテロ接合界面に生ずる高移動度
２０ＥＧをキャリアとして利用した高速素子である。
２０ＥＧをキャリアとして利用した高速素子である。
ＦＩＴにおいては、相互（伝達）コンダクタンスｇ、、
、ソース抵抗Ｒ３等の性能を向上するための工夫が種々
なされているが、従来のへテロ接合ＦＥＴではソース抵
抗Ｒ８が高く、素子本来のよい性能を引き出し難いとい
う欠点があり、改善が望まれている。
、ソース抵抗Ｒ３等の性能を向上するための工夫が種々
なされているが、従来のへテロ接合ＦＥＴではソース抵
抗Ｒ８が高く、素子本来のよい性能を引き出し難いとい
う欠点があり、改善が望まれている。
（従来の技術〕
第２図は従来例のへテロ接合ＦＥＴの断面図である。
図において、１は半絶縁性ガリウム砒素（Ｓｌ−ＧａＡ
ｓ）基板で、この上に ２０ＥＧ発生層として真性ガリウム砒素（ｉ−ＧａＡｓ
）層２． ２０ＥＧ供給層としてｎ型アルミニウムガリウム砒素（
ｎ−八１ＧａＡｓ）層３、 キャップ層としてｎ型ガリウム砒素（ｎ−ＧａＡｓ）層
を順次成長し、ゲート形成部のｎ−ＧａＡｓ層５を除去
して、アルミニウム（Ａｌ）よりなるゲート電極６を形
成する。
ｓ）基板で、この上に ２０ＥＧ発生層として真性ガリウム砒素（ｉ−ＧａＡｓ
）層２． ２０ＥＧ供給層としてｎ型アルミニウムガリウム砒素（
ｎ−八１ＧａＡｓ）層３、 キャップ層としてｎ型ガリウム砒素（ｎ−ＧａＡｓ）層
を順次成長し、ゲート形成部のｎ−ＧａＡｓ層５を除去
して、アルミニウム（Ａｌ）よりなるゲート電極６を形
成する。
ゲート電極６の形成前に、金ゲルマニウム／金（ＡｕＧ
ｅ／Ａｕ）よりなるオーミック（ソース、ドレイン）電
極７．８をｔ−ＧａＡｓ Ｎ２に届くように形成する。
ｅ／Ａｕ）よりなるオーミック（ソース、ドレイン）電
極７．８をｔ−ＧａＡｓ Ｎ２に届くように形成する。
この構造のＰｒ！、Ｔにおいては、ソース抵抗Ｒ８はキ
ャップ層のｎ−ＧａＡｓ層５の層抵抗Ｒｓｈａａｔとソ
ース電極７のコンタクト抵抗Ｒｃの和として表される。
ャップ層のｎ−ＧａＡｓ層５の層抵抗Ｒｓｈａａｔとソ
ース電極７のコンタクト抵抗Ｒｃの和として表される。
この場合、２ＤＥＣ供給層のｎ−ＡｌＧａＡｓ層３上に
、キャップ層のｎ−ＧａＡｓ Ｎ ５を設けてソース電
極のオーミックコンタクト抵抗Ｒ９を低下させているが
、ソース−ゲート間の層抵抗Ｒｓｈ＊ｅｔが高いという
欠点があうた。
、キャップ層のｎ−ＧａＡｓ Ｎ ５を設けてソース電
極のオーミックコンタクト抵抗Ｒ９を低下させているが
、ソース−ゲート間の層抵抗Ｒｓｈ＊ｅｔが高いという
欠点があうた。
従来のへテロ接合ＦＥＴにおいては、ソース−ゲート間
の層抵抗Ｒ１ｈ＠＠ｚが高く、従ってソース抵抗Ｒ８も
高い。
の層抵抗Ｒ１ｈ＠＠ｚが高く、従ってソース抵抗Ｒ８も
高い。
上記問題点の解決は、半絶縁性ガリウム砒素基板（１）
上に、２０ＥＧ発生層として第１の真性ガリウム砒素層
（２）、２０ＥＧ供給層としてｎ型アルミニウムガリウ
ム砒素層（３）、ソース抵抗低減のための第２の２ＤＥ
Ｇ発生層として第２の真性ガリウム砒素層（４）、キャ
ップ層としてｎ型ガリウム砒素層（５）を成長し、ゲー
ト形成領域の該ｎ型ガリウム砒素層（５）と該第２の真
性ガリウム砒素層（４）を除去して、露出した該ｎ型ア
ルミニウムガリウム砒素層（３）上にゲート電極（６）
を形成し、該ゲート電極（６）の両側に該ゲート電極（
６）より離れてオーミック電極（７）、（８）を第１の
真性ガリウム砒素層（２）に届くように形成してなる本
発明によるペテロ接合電界効果トランジスタにより達成
される。
上に、２０ＥＧ発生層として第１の真性ガリウム砒素層
（２）、２０ＥＧ供給層としてｎ型アルミニウムガリウ
ム砒素層（３）、ソース抵抗低減のための第２の２ＤＥ
Ｇ発生層として第２の真性ガリウム砒素層（４）、キャ
ップ層としてｎ型ガリウム砒素層（５）を成長し、ゲー
ト形成領域の該ｎ型ガリウム砒素層（５）と該第２の真
性ガリウム砒素層（４）を除去して、露出した該ｎ型ア
ルミニウムガリウム砒素層（３）上にゲート電極（６）
を形成し、該ゲート電極（６）の両側に該ゲート電極（
６）より離れてオーミック電極（７）、（８）を第１の
真性ガリウム砒素層（２）に届くように形成してなる本
発明によるペテロ接合電界効果トランジスタにより達成
される。
本発明はソース−ゲート間の層抵抗Ｒ１０，−を下げる
ため、２０ＥＧ供給層であるｎ−ＡｌＧａＡｓ ’ｆｆ
ｊの上部に接するＧａＡｓ１ｉをアンドープにすること
により、この層に高易動度２０ＥＧを発生させるもので
ある。
ため、２０ＥＧ供給層であるｎ−ＡｌＧａＡｓ ’ｆｆ
ｊの上部に接するＧａＡｓ１ｉをアンドープにすること
により、この層に高易動度２０ＥＧを発生させるもので
ある。
２０ＥＧの移動度は常温で通常の電子のそれの１．５〜
２倍、低温になると１０倍にも大きくなる。
２倍、低温になると１０倍にも大きくなる。
第１図は本発明のへテロ接合ＰＵＴの断面図である。
図において、ｌは５ｌ−ＧａＡｓ基板で、この上に２Ｄ
ＥＣ発生層として厚さ１０００人の第１のｉ −ＧａＡ
ｓ層２． ２０ＥＧ供給層として厚さ４００人のｎ−ＡｌＧａＡｓ
Ｎ３．２ＤＥＧ発生層として厚さ１ｌｌｙＯ人の第２
の１−ＧａＡｓ層４、 キャップ層として厚さ４００人のｎ−ＧａＡｓ ｑ ５
を順次成長する。
ＥＣ発生層として厚さ１０００人の第１のｉ −ＧａＡ
ｓ層２． ２０ＥＧ供給層として厚さ４００人のｎ−ＡｌＧａＡｓ
Ｎ３．２ＤＥＧ発生層として厚さ１ｌｌｙＯ人の第２
の１−ＧａＡｓ層４、 キャップ層として厚さ４００人のｎ−ＧａＡｓ ｑ ５
を順次成長する。
ｎ型層は珪素（Ｓｉ）をドープして形成し、この層のキ
ャリア濃度はいずれもｌＸｌ０”ｃｍ−’である。
ャリア濃度はいずれもｌＸｌ０”ｃｍ−’である。
つぎに、ゲート形成部のｎ−ＧａＡｓ Ｊｉ ５と１−
ＧａＡｓ Ｊｉｉ４を除去して、ＡＩよりなるゲート電
極６を形成する。
ＧａＡｓ Ｊｉｉ４を除去して、ＡＩよりなるゲート電
極６を形成する。
ゲート電極６の形成前に、ＡｕＧｅ／Ａｕよりなるオー
ミック電極７．８を１−ＧａＡｓ層２に届くように形成
する。
ミック電極７．８を１−ＧａＡｓ層２に届くように形成
する。
この構造のＦＥＴにおいては、第２の１−ＧａＡｓ層４
に発生した高易動度の２０ＥＧがソース−ゲート間の層
抵抗Ｒｓｈａｓｔを低下させ、従ってソース抵抗Ｒ３は
低減される。
に発生した高易動度の２０ＥＧがソース−ゲート間の層
抵抗Ｒｓｈａｓｔを低下させ、従ってソース抵抗Ｒ３は
低減される。
なお、キャップ層のｎ−ＧａＡｓ層５は、従来例と同様
にソースのオーミックコンタクトを容易にするため設け
られる。
にソースのオーミックコンタクトを容易にするため設け
られる。
第３図は本発明のへテロ接合ＦＥＴのエネルギバンド図
である。
である。
図示されるように、２つの高易動度２ＤＥＣが形成され
、右側の２ＤＥＣが本来のトランジスタ作用にあずかり
、左側の２０ＥＧがソース−ゲート間の層抵抗Ｒ１ｈｓ
ｅｔの引き下げに寄与する。
、右側の２ＤＥＣが本来のトランジスタ作用にあずかり
、左側の２０ＥＧがソース−ゲート間の層抵抗Ｒ１ｈｓ
ｅｔの引き下げに寄与する。
本発明によるＦＥＴの特性は、つぎのように改善された
。
。
ゲート長１μｍ、ソース・ゲート間隔２μｍの素子にお
いて、従来例ではソース抵抗Ｒ８が２Ωであるが、本発
明では１．５Ωになった。
いて、従来例ではソース抵抗Ｒ８が２Ωであるが、本発
明では１．５Ωになった。
これにともない、相互コンダクタンスｇ、は２００ＩＩ
ＩＳ／ｆｆＩＩＩ＋から２３０ｍ５／ｍｍに増加した。
ＩＳ／ｆｆＩＩＩ＋から２３０ｍ５／ｍｍに増加した。
Ｃ発明の効果〕
以上詳細に説明したように本発明のへテロ接合ＦＥＴに
おいては、ソース抵抗Ｒ３が低減し、相互コンダクタン
スｇ、は増加する。
おいては、ソース抵抗Ｒ３が低減し、相互コンダクタン
スｇ、は増加する。
第１図は本発明のへテロ接合ＦｆｉＴの断面図、第２図
は従来例のへテロ接合ＮＥＴの断面図、第３図は本発明
のへテロ接合ＦＥＴのエネルギバンド図である。 図において、 １は５ｒ−ＧａＡｓ基板、 ２は２０ＥＧ発生層で第１の１−ＧａＡｓ層、３は２Ｄ
ｎＧ供給層でｎ−ＡｌＧａＡｓ層、４は２ＤＩ！Ｇ発生
層で第２の５−ＧａＡｓ ＠ｓ５はキャップ層でｎ−Ｇ
ａＡｓ層、 ６はＡＩよりなるゲート電極、 ７．８はＡｕＧｅ／Ａｕよりなるオーミック電極である
。 特許出願人 工業技術院長 等等力 達人
は従来例のへテロ接合ＮＥＴの断面図、第３図は本発明
のへテロ接合ＦＥＴのエネルギバンド図である。 図において、 １は５ｒ−ＧａＡｓ基板、 ２は２０ＥＧ発生層で第１の１−ＧａＡｓ層、３は２Ｄ
ｎＧ供給層でｎ−ＡｌＧａＡｓ層、４は２ＤＩ！Ｇ発生
層で第２の５−ＧａＡｓ ＠ｓ５はキャップ層でｎ−Ｇ
ａＡｓ層、 ６はＡＩよりなるゲート電極、 ７．８はＡｕＧｅ／Ａｕよりなるオーミック電極である
。 特許出願人 工業技術院長 等等力 達人
Claims (1)
- 半絶縁性ガリウム砒素基板（１）上に、第１の真性ガリ
ウム砒素層（２）、ｎ型アルミニウムガリウム砒素層（
３）、第２の真性ガリウム砒素層（４）、ｎ型ガリウム
砒素層（５）を成長し、ゲート形成領域の該ｎ型ガリウ
ム砒素層（５）と該第２の真性ガリウム砒素層（４）を
除去して、露出した該ｎ型アルミニウムガリウム砒素層
（３）上にゲート電極（６）を形成し、該ゲート電極（
６）の両側に該ゲート電極（６）より離れてオーミック
電極（７）、（８）を第１の真性ガリウム砒素層（２）
に届くように形成してなることを特徴とするヘテロ接合
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4411786A JPS62202563A (ja) | 1986-03-03 | 1986-03-03 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4411786A JPS62202563A (ja) | 1986-03-03 | 1986-03-03 | ヘテロ接合電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62202563A true JPS62202563A (ja) | 1987-09-07 |
Family
ID=12682661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4411786A Pending JPS62202563A (ja) | 1986-03-03 | 1986-03-03 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62202563A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147171A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-03-03 JP JP4411786A patent/JPS62202563A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147171A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 半導体装置の製造方法 |
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