JPS62200846A

JPS62200846A - レシ−バ回路

Info

Publication number: JPS62200846A
Application number: JP61041416A
Authority: JP
Inventors: Takeshi Sumikawa; 健住川
Original assignee: Fuji Facom Corp
Current assignee: Fuji Facom Corp
Priority date: 1986-02-28
Filing date: 1986-02-28
Publication date: 1987-09-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、それぞれフレーム毎につぎつぎにシリアル伝
送されて来るディジタル信号を受信するレシーバ回路に
関するものである。

〔従来の技術〕

従来のこの種レシーバ回路としては、伝送されて来たデ
ィジタル信号をコンパレータで受け、そのコンパレータ
の出力をフリップフロップ回路に通して整形して、出力
信号とするものが知られている。

しかしながら、従来のレシーバ回路でディジタル信号を
受信する場合、伝送されて来る信号に伝送線の浮遊容量
による充電電荷が重畳し、伝送フレームが変ったときな
ど、新しい伝送フレームの第１ビツト目を読み落して、
伝送エラーが発生するという欠点があった。

第６図は従来の回路のブロック図である。

伝送線を通じて伝送されて来たパルス信号は、巻き数比
１：ｌ：ｌのパルストランス１２の１次側に人力する。

パルストランス１２の２次側からは互に逆極性の出力信
号がえられる。

パルストランス１２の２次側からとり出された出力信号
は、コンパレータ２及び３の正端子にそれぞれ供給され
る。ここで、抵抗４，５，６．７は、コンパレータ２及
び３への人力信号が例えば２．５ｖを中心に振れるよう
に電圧分割をする。

コンパレータ２及び３の負端子には、一定電圧源ＶＰ５
からの、抵抗８及び９によって分割された電圧が基準電
圧として印加される。

コンパレータ２及び３の出力は、それぞれフリップフロ
ップ１のＪおよびに入力端に供給され、Ｑ出力端からは
出力ディジタル信号がとり出される。抵抗１０及び１１
は、それぞれコンパレータ２及び３の出力側に接続され
たプルアップ抵抗であり、フリップフロップ１のクロッ
ク端子には、クロックパルスＣＬＫが供給される。

以上のべた従来の回路においては、伝送線路からパルス
トランス１２０１次側にパルス信号が供給され、パルス
トランス１２の２次側からは、第７図へ及びＢで示すよ
うな信号が得られると、第７図Ａに示す信号がコンパレ
ータ２および３の正入力端へそれぞれ供給される。

コンパレータ２および３の出力端子からは第７図Ｃおよ
びＤに示すような信号がとり出されフリップフロップ１
のＪおよびに入力端にそれぞれ入力される。

これら、第７図Ｃ及びＤに示す信号が入力されたフリッ
プフロップｌのＱ出力端からは第７図已に示すパルス信
号がとり出される。

〔発明が解決しようとする問題点〕

第７図に示す信号の波形を参照すると明らかなように、
第ｎフレームが終了し、時点ｔ１から休み期間に入り、
時点ｔ２から第（ｎｉｌ）　フレームの最初のビットが
立ち上る。しかしながら、第ｎフレームの最後から第ｎ
＋１フレームの最初のビットまでフリップフロップ１の
Ｑ出力は連続してしまい、その結果、第ｎ＋１フレーム
の最初のビットが欠落してしまうことになる。

即ち、従来のレシーバ回路の出力信号においては、第ｎ
フレームの信号と第（ｎ４−１）　フレームの信号の境
界が判別できず、伝送エラーを生じてしまうという欠点
があった。

（問題点を解決するための手段）本発明は以上のべた従来のレシーバ回路の欠点を除去し
たもので、直列に伝送されて来るパルス信号を波形整形
するためのフリップフロップ回路を有するレシーバ回路
において、前記パルス信号の所定の区分毎に前記フリッ
プフロップ回路をクリアするクリア回路を設けたことを
特徴とするものである。

〔作　用〕

本発明のレシーバ回路は、レシーバ回路の最終段に設け
であるフリップフロップを、パルス信号のフレームが交
替し、新たなフレームが伝送されて来る毎に、新たなフ
レームの直前で、クリアし、新たなフレームの信号を誤
りなく受信するものである。

（実施例）以下図面を参照して本発明の一実施例を詳細に説明する
。

第１図は、本発明の一実施例を示す。

第１図に示す本発明の回路が、第６図に示す従来の回路
と異なるところは、フリップフロップ１のリセット端子
に対して、従来例では一定電圧源ＶＰ５から、一定電圧
が与えられていたのに対し、本発明においては、クリア
信号中ＣＬＲが与えられるようにした点である。

それ以外については、第６図の従来例とほぼ同様である
ので詳細説明を省略する。

クリア信号弓ＬＲは、第３図に示すように、第ｎフレー
ムと第（ｎ＋１）フレームの間の休み期間のうち、例え
ば、第（ｎ＋１）フレームの前の１クロック分（時間ｔ
３）だけ有意の信号を生起させるものとする。

第４図は、本発明によるレシーバ回路１４を中心とし、
レシー回路１４とその他の周辺の回路との関連を示す全
体のブロック図である。

伝送線２２からの信号は、インターフェース２１を介し
て、レシーバ−回路１４に人力する。なおパルス侶号の
伝送フォーマット及び休み期間は予め決定しであるもの
とする。このようなパルス信号の立上りは立上り検出回
路１６で検出し、一定期間後にフリップフロップクリア
回路１３から、クリア信号＊ＣＬＲを発生し、レシーバ
回路１４のフリップフロップｌをクリアする。１５はド
ライバー回路、　１８は全体を制御する制御回路、１７
は直列・並列変換回路である。

第５図は、フリップフロップクリア回路１３の構成を示
すブロック図である。

第５図において、１９は、伝送信号ビットカウンタ、２
０は休み期間ビットカウンタである。

立上り検出回路１６で伝送信号の立上りを検出し、その
立上りの検出ビット数を伝送信号ビットカウンタ１９で
カウントする。

伝送信号の最終ビットを基準に、休み期間ビットカウン
タ２０がカウントを開始し、休み期間内の少くとも伝送
線上の浮遊容重による充電電荷を放電するに要する時間
を経過したのち、第３図に示す期間ｔ３にフリップフロ
ップ１をクリアするクリア伝号を発生ずる。

第２図は、第１図に示す本発明の一実施例の回路の各点
における電圧波形を示す。

Ａ及びＢはコンパレータ２及び３の正端子入力波形であ
り、Ｃ及びＤはフリップフロップ１のＪおよびに人力波
形である。

本発明の一実施例の回路においては、第２図Ｆに示すよ
うなりリア信号中ＣＬＲが、フリップフロップクリア回
路１３から期間ｔ３に発生され、フリップフロップ１の
リセット端子に供給されるので、フリップフロップ１の
Ｑ出力端からは、第２図Ｅに示すような休み期間中に−
Ｈオフになり、第ｎｉ１フレームの最初のビットに応答
して出力パルスが立上るパルス信号がとり出される。

即ち、第（ｎｉｌ）フレームの最初のビットは欠落しな
い。

〔発明の効果〕

本発明によれば、複数個のフレームの信号を直列に伝送
するにあたり、フレームとフレームの境界が明確となり
、伝送エラーの発生頻度を少くすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は第１図に示す本発明の回路の各部の波形図、第３図は第ｎフレームと第（ｎ＋１）フレームの間に休
み期間内に生起するクリア信号の発生のタイミングを示
す図、第４図は本発明のレシーバ回路とその周辺の回路との関
連を示す全体のブロック図、第５図はフリップフロップクリア回路の構成を示すブロ
ック図、第６図は従来例のブロック図、第７図は従来の回路の各部の波形図である。ｌ・・・フリップフロップ、２．３・・・コンパレータ、４．５．６，７，８，９，１０．１１・・・抵抗、１２
・・・パルストランス、１３・・・フリップフロップクリア回路、１４・・・レ
シーバ回路、１５・・・ドライバ回路、１６・・・立上り検出回路、１７・・・直列並列変換回路、１８・・・制御回路、１９・・・伝送信号ビットカウンタ、２０・・・休み期間ビットカウンタ、２１・・・インターフェース、２２・・・伝送線、ＶＰ５・・・一定電圧源、傘ＣＬＲ・・・クリア信号、ＣＬＫ・・・クロックパルス。舊Δ７レムーー←一体み期間　　　　　ガ（η＋／）７
レームｒ：３第２図ｊｊ５フレーＡ　　　　　　　　　　２１（ｈａｔ）７
１．−４第３図！３第４図一一一」Ｌ−＋−又巧ｉ−一一第５図第６図

Claims

【特許請求の範囲】直列に伝送されて来るパルス信号を波形整形するための
フリップフロップ回路を有するレシーバ回路において、前記パルス信号の所定の区分毎に前記フリップフロップ
回路をクリアするクリア回路を設けたことを特徴とする
レシーバ回路。